42 lines
759 B
Verilog
42 lines
759 B
Verilog
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// 9-bit multiplier
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module mult_9x9 (
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input [0:8] A,
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input [0:8] B,
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output [0:17] Y
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);
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parameter A_SIGNED = 0;
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parameter B_SIGNED = 0;
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parameter A_WIDTH = 0;
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parameter B_WIDTH = 0;
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parameter Y_WIDTH = 0;
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mult_9 #() _TECHMAP_REPLACE_ (
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.A (A),
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.B (B),
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.Y (Y) );
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endmodule
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//-----------------------------
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// 18-bit multiplier
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module mult_18x18 (
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input [0:17] A,
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input [0:17] B,
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output [0:35] Y
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);
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parameter A_SIGNED = 0;
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parameter B_SIGNED = 0;
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parameter A_WIDTH = 0;
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parameter B_WIDTH = 0;
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parameter Y_WIDTH = 0;
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mult_18 #() _TECHMAP_REPLACE_ (
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.A (A),
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.B (B),
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.Y (Y) );
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endmodule
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