riscv
/
yosys
mirror of https://github.com/YosysHQ/yosys.git
1
0
Fork 0
Code Issues Projects Releases Wiki Activity

Added some missing "const" in rtlil.h

This commit is contained in:
Clifford Wolf 2014-07-26 15:57:27 +02:00
parent 7ac9dc7f6e
commit cd6574ecf6
2 changed files with 9 additions and 9 deletions
Show Stats Download Patch File Download Diff File Expand all files Collapse all files

10
kernel/rtlil.cc
View File

@ -883,7 +883,7 @@ void RTLIL::Module::connect(const RTLIL::SigSpec &lhs, const RTLIL::SigSpec &rhs
connections_.push_back(RTLIL::SigSig(lhs, rhs));
}
const std::vector<RTLIL::SigSig> &RTLIL::Module::connections()
const std::vector<RTLIL::SigSig> &RTLIL::Module::connections() const
{
return connections_;
}
@ -1350,12 +1350,12 @@ void RTLIL::Cell::set(RTLIL::IdString portname, RTLIL::SigSpec signal)
connections_[portname] = signal;
}
RTLIL::SigSpec RTLIL::Cell::get(RTLIL::IdString portname) const
const RTLIL::SigSpec &RTLIL::Cell::get(RTLIL::IdString portname) const
{
return connections_.at(portname);
}
const std::map<RTLIL::IdString, RTLIL::SigSpec> &RTLIL::Cell::connections()
const std::map<RTLIL::IdString, RTLIL::SigSpec> &RTLIL::Cell::connections() const
{
return connections_;
}
@ -1839,7 +1839,7 @@ void RTLIL::SigSpec::remove2(const RTLIL::SigSpec &pattern, RTLIL::SigSpec *othe
check();
}
RTLIL::SigSpec RTLIL::SigSpec::extract(RTLIL::SigSpec pattern, RTLIL::SigSpec *other) const
RTLIL::SigSpec RTLIL::SigSpec::extract(RTLIL::SigSpec pattern, const RTLIL::SigSpec *other) const
{
if (other)
cover("kernel.rtlil.sigspec.extract_other");
@ -1859,7 +1859,7 @@ RTLIL::SigSpec RTLIL::SigSpec::extract(RTLIL::SigSpec pattern, RTLIL::SigSpec *o
RTLIL::SigSpec ret;
if (other) {
std::vector<RTLIL::SigBit> bits_other = other ? other->to_sigbit_vector() : bits_match;
std::vector<RTLIL::SigBit> bits_other = other->to_sigbit_vector();
for (int i = 0; i < width_; i++)
if (bits_match[i].wire && pat.count(bits_match[i]))
ret.append_bit(bits_other[i]);

8
kernel/rtlil.h
View File

@ -290,7 +290,7 @@ struct RTLIL::Module
void connect(const RTLIL::SigSig &conn);
void connect(const RTLIL::SigSpec &lhs, const RTLIL::SigSpec &rhs);
const std::vector<RTLIL::SigSig> &connections();
const std::vector<RTLIL::SigSig> &connections() const;
void fixup_ports();
template<typename T> void rewrite_sigspecs(T functor);
@ -490,8 +490,8 @@ public:
// access cell ports
void unset(RTLIL::IdString portname);
void set(RTLIL::IdString portname, RTLIL::SigSpec signal);
RTLIL::SigSpec get(RTLIL::IdString portname) const;
const std::map<RTLIL::IdString, RTLIL::SigSpec> &connections();
const RTLIL::SigSpec &get(RTLIL::IdString portname) const;
const std::map<RTLIL::IdString, RTLIL::SigSpec> &connections() const;
void check();
void fixup_parameters(bool set_a_signed = false, bool set_b_signed = false);
@ -608,7 +608,7 @@ public:
void remove(int offset, int length = 1);
void remove_const();
RTLIL::SigSpec extract(RTLIL::SigSpec pattern, RTLIL::SigSpec *other = NULL) const;
RTLIL::SigSpec extract(RTLIL::SigSpec pattern, const RTLIL::SigSpec *other = NULL) const;
RTLIL::SigSpec extract(int offset, int length = 1) const;
void append(const RTLIL::SigSpec &signal);