mirror of https://github.com/lnis-uofu/SOFA.git
116 lines
2.7 KiB
Verilog
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Verilog
module user_project_wrapper(
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// Power pins
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vccd1, vssd1, vccd2, vssd2,
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vdda1, vssa1, vdda2, vssa2,
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// Power pins
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wb_rst_i, wbs_ack_o, wbs_cyc_i,
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wbs_stb_i, wbs_we_i, wb_clk_i,
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wbs_adr_i, wbs_dat_i, wbs_dat_o, wbs_sel_i
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// Logic analyser pins
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io_in, io_oeb, io_out, la_oen,
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la_data_in, la_data_out,
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// analog_io
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analog_io,
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// User clock
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user_clock2);
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// Power pins
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input vccd1;
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input vccd2;
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input vdda1;
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input vdda2;
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input vssa1;
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input vssa2;
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input vssd1;
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input vssd2;
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// Power pins
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input wb_clk_i;
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input wb_rst_i;
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output wbs_ack_o;
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input [31:0] wbs_adr_i;
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input [31:0] wbs_dat_i;
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|
output [31:0] wbs_dat_o;
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input [3:0] wbs_sel_i;
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input wbs_stb_i;
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input wbs_we_i;
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input wbs_cyc_i;
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// Logic analyser pins
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input [37:0] io_in;
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output [37:0] io_oeb;
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output [37:0] io_out;
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input [127:0] la_data_in;
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output [127:0] la_data_out;
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input [127:0] la_oen;
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// Analog_pin
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inout [30:0] analog_io;
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// User clock
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input user_clock2;
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// Short all power rails/domains
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assign vcca1 = vdda2;
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assign vssa1 = vssa2;
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assign vccd2 = vdda1;
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assign vssd2 = vssa1;
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assign vccd1 = vccd2;
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assign vssd1 = vssd2;
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module fpga_top fpga_top_uut (
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// Power connections
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.VDD(vccd1)
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.VSS(vssd1)
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// Wishbone connections
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.wb_clk_i(wb_clk_i),
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.wb_rst_i(wb_rst_i),
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.wbs_stb_i(wbs_stb_i),
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.wbs_cyc_i(wbs_cyc_i),
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|
.wbs_we_i(wbs_we_i),
|
|
.wbs_sel_i(wbs_sel_i),
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|
.wbs_dat_i(wbs_dat_i),
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|
.wbs_adr_i(wbs_adr_i),
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|
.wbs_ack_o(wbs_ack_o),
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|
.wbs_dat_o(wbs_dat_o),
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// Logic analyser connections
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.la_data_in(la_data_in),
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.la_data_out(la_data_out),
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.la_oen(la_oen),
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.io_in(io_in),
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.io_out(io_out),
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.io_oeb(io_oeb),
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// Analog ports
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.analog_io_0_(analog_io_0_),
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.analog_io_1_(analog_io_1_),
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.analog_io_2_(analog_io_2_),
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.analog_io_3_(analog_io_3_),
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.analog_io_4_(analog_io_4_),
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.analog_io_5_(analog_io_5_),
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.analog_io_6_(analog_io_6_),
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.analog_io_7_(analog_io_7_),
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.analog_io_8_(analog_io_8_),
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.analog_io_9_(analog_io_9_),
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.analog_io_10_(analog_io_10_),
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.analog_io_11_(analog_io_11_),
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.analog_io_12_(analog_io_12_),
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.analog_io_13_(analog_io_13_),
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.analog_io_14_(analog_io_14_),
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|
.analog_io_15_(analog_io_15_),
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.analog_io_16_(analog_io_16_),
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|
.analog_io_17_(analog_io_17_),
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.analog_io_18_(analog_io_18_),
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.analog_io_19_(analog_io_19_),
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.analog_io_20_(analog_io_20_),
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.analog_io_21_(analog_io_21_),
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.analog_io_22_(analog_io_22_),
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.analog_io_23_(analog_io_23_),
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.analog_io_24_(analog_io_24_),
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.analog_io_25_(analog_io_25_),
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.analog_io_26_(analog_io_26_),
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|
.analog_io_27_(analog_io_27_),
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|
.analog_io_28_(analog_io_28_),
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.analog_io_29_(analog_io_29_),
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|
.analog_io_30_(analog_io_30_),
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// User Clock
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.user_clock2(user_clock2)
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) ;
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endmodule |