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104 lines
1.6 KiB
Verilog
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Verilog
module AL_MAP_SEQ (
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output q,
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input ce,
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input clk,
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input sr,
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input d
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);
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parameter DFFMODE = "FF"; //FF,LATCH
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parameter REGSET = "RESET"; //RESET/SET
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parameter SRMUX = "SR"; //SR/INV
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parameter SRMODE = "SYNC"; //SYNC/ASYNC
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endmodule
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module AL_MAP_LUT1 (
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output o,
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input a
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);
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parameter [1:0] INIT = 2'h0;
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parameter EQN = "(A)";
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assign o = INIT >> a;
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endmodule
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module AL_MAP_LUT2 (
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output o,
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input a,
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input b
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);
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parameter [3:0] INIT = 4'h0;
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parameter EQN = "(A)";
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assign o = INIT >> {b, a};
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endmodule
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module AL_MAP_LUT3 (
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output o,
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input a,
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input b,
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input c
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);
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parameter [7:0] INIT = 8'h0;
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parameter EQN = "(A)";
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assign o = INIT >> {c, b, a};
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endmodule
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module AL_MAP_LUT4 (
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output o,
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input a,
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input b,
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input c,
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input d
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);
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parameter [15:0] INIT = 16'h0;
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parameter EQN = "(A)";
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assign o = INIT >> {d, c, b, a};
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endmodule
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module AL_MAP_LUT5 (
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output o,
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input a,
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input b,
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input c,
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input d,
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input e
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);
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parameter [31:0] INIT = 32'h0;
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parameter EQN = "(A)";
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assign o = INIT >> {e, d, c, b, a};
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endmodule
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module AL_MAP_LUT6 (
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output o,
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input a,
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input b,
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input c,
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input d,
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input e,
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input f
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);
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parameter [63:0] INIT = 64'h0;
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parameter EQN = "(A)";
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assign o = INIT >> {f, e, d, c, b, a};
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endmodule
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module AL_MAP_ALU2B (
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input cin,
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input a0, b0, c0, d0,
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input a1, b1, c1, d1,
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output s0, s1, cout
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);
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parameter [15:0] INIT0 = 16'h0000;
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parameter [15:0] INIT1 = 16'h0000;
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parameter FUNC0 = "NO";
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parameter FUNC1 = "NO";
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endmodule
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module AL_MAP_ADDER (
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input a,
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input b,
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input c,
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output [1:0] o
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);
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parameter ALUTYPE = "ADD";
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endmodule
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