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Verilog
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Verilog
module m;
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initial $display("<<<BEGIN>>>");
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initial $display("==> small unsigned %%d");
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initial $display(":%-015t:", $time);
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initial $display(":%010s:", "foo");
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initial $display(":%-010s:", "foo");
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initial $display("===> %%c");
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initial $display(":%10c:", "foo");
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initial $display(":%010c:", "foo");
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initial $display(":%-10c:", "foo");
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initial $display(":%-010c:", "foo");
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initial $display("==> aliases");
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initial $display(":%X:", 16'shaa);
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initial $display("==> default base");
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initial $displayh(16'haa);
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initial $displayo(16'haa);
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initial $displayb(16'haa);
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initial $display("==> write/format");
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initial $display("%d", 1, "%d", 1);
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// this one hits a bug in iverilog:
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// initial $display("%s", $sformatf("%d", 1, "%d", 1));
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initial $display("<<<END>>>");
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endmodule
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