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Removed old SigMap implementation
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Clifford Wolf
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09b4050f2e
commit
f3db70d2f3
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@ -220,7 +220,6 @@ struct SigSet
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}
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};
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#if 1
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struct SigMap
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{
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mfp<SigBit> database;
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@ -231,17 +230,6 @@ struct SigMap
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set(module);
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}
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// SigMap(const SigMap &other)
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// {
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// copy(other);
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// }
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||||
// const SigMap &operator=(const SigMap &other)
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// {
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// copy(other);
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// return *this;
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// }
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void swap(SigMap &other)
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{
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database.swap(other.database);
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@ -309,218 +297,6 @@ struct SigMap
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return sig;
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}
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};
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#else
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struct SigMap
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{
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struct bitDef_t : public std::pair<RTLIL::Wire*, int> {
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||||
bitDef_t() : std::pair<RTLIL::Wire*, int>(NULL, 0) { }
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||||
bitDef_t(const RTLIL::SigBit &bit) : std::pair<RTLIL::Wire*, int>(bit.wire, bit.offset) { }
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||||
unsigned int hash() const { return first->name.hash() + second; }
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||||
};
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struct shared_bit_data_t {
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RTLIL::SigBit map_to;
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std::set<bitDef_t> bits;
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};
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dict<bitDef_t, shared_bit_data_t*> bits;
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||||
SigMap(RTLIL::Module *module = NULL)
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{
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if (module != NULL)
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set(module);
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}
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||||
SigMap(const SigMap &other)
|
||||
{
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||||
copy(other);
|
||||
}
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||||
const SigMap &operator=(const SigMap &other)
|
||||
{
|
||||
copy(other);
|
||||
return *this;
|
||||
}
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void copy(const SigMap &other)
|
||||
{
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clear();
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||||
for (auto &bit : other.bits) {
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||||
bits[bit.first] = new shared_bit_data_t;
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||||
bits[bit.first]->map_to = bit.second->map_to;
|
||||
bits[bit.first]->bits = bit.second->bits;
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}
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}
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||||
void swap(SigMap &other)
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||||
{
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bits.swap(other.bits);
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}
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||||
~SigMap()
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{
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clear();
|
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}
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||||
void clear()
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{
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std::set<shared_bit_data_t*> all_bd_ptr;
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||||
for (auto &it : bits)
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||||
all_bd_ptr.insert(it.second);
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||||
for (auto bd_ptr : all_bd_ptr)
|
||||
delete bd_ptr;
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||||
bits.clear();
|
||||
}
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||||
void set(RTLIL::Module *module)
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||||
{
|
||||
clear();
|
||||
for (auto &it : module->connections())
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||||
add(it.first, it.second);
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}
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||||
// internal helper function
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||||
void register_bit(const RTLIL::SigBit &bit)
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||||
{
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||||
if (bit.wire && bits.count(bit) == 0) {
|
||||
shared_bit_data_t *bd = new shared_bit_data_t;
|
||||
bd->map_to = bit;
|
||||
bd->bits.insert(bit);
|
||||
bits[bit] = bd;
|
||||
}
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||||
}
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||||
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||||
// internal helper function
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||||
void unregister_bit(const RTLIL::SigBit &bit)
|
||||
{
|
||||
if (bit.wire && bits.count(bit) > 0) {
|
||||
shared_bit_data_t *bd = bits[bit];
|
||||
bd->bits.erase(bit);
|
||||
if (bd->bits.size() == 0)
|
||||
delete bd;
|
||||
bits.erase(bit);
|
||||
}
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||||
}
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||||
// internal helper function
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||||
void merge_bit(const RTLIL::SigBit &bit1, const RTLIL::SigBit &bit2)
|
||||
{
|
||||
log_assert(bit1.wire != NULL && bit2.wire != NULL);
|
||||
|
||||
shared_bit_data_t *bd1 = bits[bit1];
|
||||
shared_bit_data_t *bd2 = bits[bit2];
|
||||
log_assert(bd1 != NULL && bd2 != NULL);
|
||||
|
||||
if (bd1 == bd2)
|
||||
return;
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||||
|
||||
if (bd1->bits.size() < bd2->bits.size())
|
||||
{
|
||||
for (auto &bit : bd1->bits)
|
||||
bits[bit] = bd2;
|
||||
bd2->bits.insert(bd1->bits.begin(), bd1->bits.end());
|
||||
delete bd1;
|
||||
}
|
||||
else
|
||||
{
|
||||
bd1->map_to = bd2->map_to;
|
||||
for (auto &bit : bd2->bits)
|
||||
bits[bit] = bd1;
|
||||
bd1->bits.insert(bd2->bits.begin(), bd2->bits.end());
|
||||
delete bd2;
|
||||
}
|
||||
}
|
||||
|
||||
// internal helper function
|
||||
void set_bit(const RTLIL::SigBit &bit1, const RTLIL::SigBit &bit2)
|
||||
{
|
||||
log_assert(bit1.wire != NULL);
|
||||
log_assert(bits.count(bit1) > 0);
|
||||
bits[bit1]->map_to = bit2;
|
||||
}
|
||||
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||||
// internal helper function
|
||||
void map_bit(RTLIL::SigBit &bit) const
|
||||
{
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||||
if (bit.wire && bits.count(bit) > 0)
|
||||
bit = bits.at(bit)->map_to;
|
||||
}
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||||
void add(RTLIL::SigSpec from, RTLIL::SigSpec to)
|
||||
{
|
||||
log_assert(GetSize(from) == GetSize(to));
|
||||
|
||||
for (int i = 0; i < GetSize(from); i++)
|
||||
{
|
||||
RTLIL::SigBit &bf = from[i];
|
||||
RTLIL::SigBit &bt = to[i];
|
||||
|
||||
if (bf.wire == NULL)
|
||||
continue;
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||||
|
||||
register_bit(bf);
|
||||
register_bit(bt);
|
||||
|
||||
if (bt.wire != NULL)
|
||||
merge_bit(bf, bt);
|
||||
else
|
||||
set_bit(bf, bt);
|
||||
}
|
||||
}
|
||||
|
||||
void add(RTLIL::SigSpec sig)
|
||||
{
|
||||
for (auto &bit : sig) {
|
||||
register_bit(bit);
|
||||
set_bit(bit, bit);
|
||||
}
|
||||
}
|
||||
|
||||
void del(RTLIL::SigSpec sig)
|
||||
{
|
||||
for (auto &bit : sig)
|
||||
unregister_bit(bit);
|
||||
}
|
||||
|
||||
void apply(RTLIL::SigBit &bit) const
|
||||
{
|
||||
map_bit(bit);
|
||||
}
|
||||
|
||||
void apply(RTLIL::SigSpec &sig) const
|
||||
{
|
||||
for (auto &bit : sig)
|
||||
map_bit(bit);
|
||||
}
|
||||
|
||||
RTLIL::SigBit operator()(RTLIL::SigBit bit) const
|
||||
{
|
||||
apply(bit);
|
||||
return bit;
|
||||
}
|
||||
|
||||
RTLIL::SigSpec operator()(RTLIL::SigSpec sig) const
|
||||
{
|
||||
apply(sig);
|
||||
return sig;
|
||||
}
|
||||
|
||||
RTLIL::SigSpec operator()(RTLIL::Wire *wire) const
|
||||
{
|
||||
RTLIL::SigSpec sig(wire);
|
||||
apply(sig);
|
||||
return sig;
|
||||
}
|
||||
|
||||
RTLIL::SigSpec allbits() const
|
||||
{
|
||||
RTLIL::SigSpec sig;
|
||||
for (auto &it : bits)
|
||||
sig.append(SigBit(it.first.first, it.first.second));
|
||||
return sig;
|
||||
}
|
||||
};
|
||||
#endif
|
||||
|
||||
YOSYS_NAMESPACE_END
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