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Clifford Wolf
parent
af83ed168e
commit
d07b32ade5
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@ -2,3 +2,5 @@ generate
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rtl
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xst
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xst_temp
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check
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check_temp
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@ -0,0 +1,52 @@
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#!/bin/bash
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set -ex
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mkdir -p check
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rm -rf check_temp
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mkdir check_temp
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cd check_temp
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for job in $( ls ../rtl | sed 's,\.v$,,' )
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do
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{
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echo "module top(a, b, y1, y2);"
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sed -r '/^(input|output) / !d; /output/ { s/ y;/ y1;/; p; }; s/ y1;/ y2;/;' ../rtl/$job.v
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||||
echo "${job}_rtl rtl_variant (.a(a), .b(b), .y(y1));"
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echo "${job}_xst xst_variant (.a(a), .b(b), .y(y1));"
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echo "endmodule"
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} > ${job}_top.v
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{
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echo "read_verilog -DGLBL ../xst/$job.v"
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echo "rename $job ${job}_xst"
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echo "read_verilog ../rtl/$job.v"
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||||
echo "rename $job ${job}_rtl"
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||||
echo "read_verilog ${job}_top.v"
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||||
echo "read_verilog ../xl_cells.v"
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echo "hierarchy -top top"
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echo "flatten top"
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echo "hierarchy -top top"
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echo "opt_clean"
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echo "write_ilang ${job}_top.il"
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} > ${job}_top.ys
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{
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echo "read_ilang ${job}_top.il"
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echo "sat -verify -prove y1 y2 top"
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} > ${job}_cmp.ys
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yosys ${job}_top.ys
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if yosys -l ${job}.log ${job}_cmp.ys; then
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mv ${job}.log ../check/${job}.log
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else
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mv ${job}.log ../check/${job}.err
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fi
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break;
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done
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@ -0,0 +1,69 @@
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module GND(G);
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output G = 0;
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endmodule
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module INV(O, I);
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input I;
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output O = !I;
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||||
endmodule
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||||
module LUT2(O, I0, I1);
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||||
parameter INIT = 0;
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input I0, I1;
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||||
wire [3:0] lutdata = INIT;
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||||
wire [1:0] idx = { I1, I0 };
|
||||
output O = lutdata[idx];
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||||
endmodule
|
||||
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||||
module LUT3(O, I0, I1, I2);
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||||
parameter INIT = 0;
|
||||
input I0, I1, I2;
|
||||
wire [7:0] lutdata = INIT;
|
||||
wire [2:0] idx = { I2, I1, I0 };
|
||||
output O = lutdata[idx];
|
||||
endmodule
|
||||
|
||||
module LUT4(O, I0, I1, I2, I3);
|
||||
parameter INIT = 0;
|
||||
input I0, I1, I2, I3;
|
||||
wire [15:0] lutdata = INIT;
|
||||
wire [3:0] idx = { I3, I2, I1, I0 };
|
||||
output O = lutdata[idx];
|
||||
endmodule
|
||||
|
||||
module LUT5(O, I0, I1, I2, I3, I4);
|
||||
parameter INIT = 0;
|
||||
input I0, I1, I2, I3, I4;
|
||||
wire [31:0] lutdata = INIT;
|
||||
wire [4:0] idx = { I4, I3, I2, I1, I0 };
|
||||
output O = lutdata[idx];
|
||||
endmodule
|
||||
|
||||
module LUT6(O, I0, I1, I2, I3, I4, I5);
|
||||
parameter INIT = 0;
|
||||
input I0, I1, I2, I3, I4, I5;
|
||||
wire [63:0] lutdata = INIT;
|
||||
wire [5:0] idx = { I5, I4, I3, I2, I1, I0 };
|
||||
output O = lutdata[idx];
|
||||
endmodule
|
||||
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||||
module MUXCY(O, CI, DI, S);
|
||||
input CI, DI, S;
|
||||
output O = S ? CI : DI;
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||||
endmodule
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module MUXF7(O, I0, I1, S);
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||||
input I0, I1, S;
|
||||
output O = S ? I1 : I0;
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||||
endmodule
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module VCC(P);
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||||
output P = 1;
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||||
endmodule
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module XORCY(O, CI, LI);
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input CI, LI;
|
||||
output O = CI ^ LI;
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||||
endmodule
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@ -0,0 +1,87 @@
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module TB_GND(ok);
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wire MY_G, XL_G;
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||||
MY_GND MY(.G(MY_G));
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||||
XL_GND XL(.G(XL_G));
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||||
output ok = MY_G == XL_G;
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||||
endmodule
|
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||||
module TB_INV(ok, I);
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||||
input I;
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||||
wire MY_O, XL_O;
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||||
MY_INV MY(.O(MY_O), .I(I));
|
||||
XL_INV XL(.O(XL_O), .I(I));
|
||||
output ok = MY_O == XL_O;
|
||||
endmodule
|
||||
|
||||
module TB_LUT2(ok, I0, I1);
|
||||
input I0, I1;
|
||||
wire MY_O, XL_O;
|
||||
MY_LUT2 #(.INIT(1234567)) MY(.O(MY_O), .I0(I0), .I1(I1));
|
||||
XL_LUT2 #(.INIT(1234567)) XL(.O(XL_O), .I0(I0), .I1(I1));
|
||||
output ok = MY_O == XL_O;
|
||||
endmodule
|
||||
|
||||
module TB_LUT3(ok, I0, I1, I2);
|
||||
input I0, I1, I2;
|
||||
wire MY_O, XL_O;
|
||||
MY_LUT3 #(.INIT(1234567)) MY(.O(MY_O), .I0(I0), .I1(I1), .I2(I2));
|
||||
XL_LUT3 #(.INIT(1234567)) XL(.O(XL_O), .I0(I0), .I1(I1), .I2(I2));
|
||||
output ok = MY_O == XL_O;
|
||||
endmodule
|
||||
|
||||
module TB_LUT4(ok, I0, I1, I2, I3);
|
||||
input I0, I1, I2, I3;
|
||||
wire MY_O, XL_O;
|
||||
MY_LUT4 #(.INIT(1234567)) MY(.O(MY_O), .I0(I0), .I1(I1), .I2(I2), .I3(I3));
|
||||
XL_LUT4 #(.INIT(1234567)) XL(.O(XL_O), .I0(I0), .I1(I1), .I2(I2), .I3(I3));
|
||||
output ok = MY_O == XL_O;
|
||||
endmodule
|
||||
|
||||
module TB_LUT5(ok, I0, I1, I2, I3, I4);
|
||||
input I0, I1, I2, I3, I4;
|
||||
wire MY_O, XL_O;
|
||||
MY_LUT5 #(.INIT(1234567)) MY(.O(MY_O), .I0(I0), .I1(I1), .I2(I2), .I3(I3), .I4(I4));
|
||||
XL_LUT5 #(.INIT(1234567)) XL(.O(XL_O), .I0(I0), .I1(I1), .I2(I2), .I3(I3), .I4(I4));
|
||||
output ok = MY_O == XL_O;
|
||||
endmodule
|
||||
|
||||
module TB_LUT6(ok, I0, I1, I2, I3, I4, I5);
|
||||
input I0, I1, I2, I3, I4, I5;
|
||||
wire MY_O, XL_O;
|
||||
MY_LUT6 #(.INIT(1234567)) MY(.O(MY_O), .I0(I0), .I1(I1), .I2(I2), .I3(I3), .I4(I4), .I5(I5));
|
||||
XL_LUT6 #(.INIT(1234567)) XL(.O(XL_O), .I0(I0), .I1(I1), .I2(I2), .I3(I3), .I4(I4), .I5(I5));
|
||||
output ok = MY_O == XL_O;
|
||||
endmodule
|
||||
|
||||
module TB_MUXCY(ok, CI, DI, S);
|
||||
input CI, DI, S;
|
||||
wire MY_O, XL_O;
|
||||
MY_MUXCY MY(.O(MY_O), .CI(CI), .DI(DI), .S(S));
|
||||
XL_MUXCY XL(.O(XL_O), .CI(CI), .DI(DI), .S(S));
|
||||
output ok = MY_O == XL_O;
|
||||
endmodule
|
||||
|
||||
module TB_MUXF7(ok, I0, I1, S);
|
||||
input I0, I1, S;
|
||||
wire MY_O, XL_O;
|
||||
MY_MUXF7 MY(.O(MY_O), .I0(I0), .I1(I1), .S(S));
|
||||
XL_MUXF7 XL(.O(XL_O), .I0(I0), .I1(I1), .S(S));
|
||||
output ok = MY_O == XL_O;
|
||||
endmodule
|
||||
|
||||
module TB_VCC(ok);
|
||||
wire MY_P, XL_P;
|
||||
MY_VCC MY(.P(MY_P));
|
||||
XL_VCC XL(.P(XL_P));
|
||||
output ok = MY_P == XL_P;
|
||||
endmodule
|
||||
|
||||
module TB_XORCY(ok, CI, LI);
|
||||
input CI, LI;
|
||||
wire MY_O, XL_O;
|
||||
MY_XORCY MY(.O(MY_O), .CI(CI), .LI(LI));
|
||||
XL_XORCY XL(.O(XL_O), .CI(CI), .LI(LI));
|
||||
output ok = MY_O == XL_O;
|
||||
endmodule
|
||||
|
||||
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@ -0,0 +1,58 @@
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# Verify xilinx cell models
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read_verilog xl_cells.v
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read_verilog xl_cells_tb.v
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rename GND MY_GND
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||||
rename INV MY_INV
|
||||
rename LUT2 MY_LUT2
|
||||
rename LUT3 MY_LUT3
|
||||
rename LUT4 MY_LUT4
|
||||
rename LUT5 MY_LUT5
|
||||
rename LUT6 MY_LUT6
|
||||
rename MUXCY MY_MUXCY
|
||||
rename MUXF7 MY_MUXF7
|
||||
rename VCC MY_VCC
|
||||
rename XORCY MY_XORCY
|
||||
|
||||
read_verilog /opt/Xilinx/14.2/ISE_DS/ISE/verilog/src/unisims/GND.v
|
||||
read_verilog /opt/Xilinx/14.2/ISE_DS/ISE/verilog/src/unisims/INV.v
|
||||
# read_verilog /opt/Xilinx/14.2/ISE_DS/ISE/verilog/src/unisims/LUT2.v
|
||||
# read_verilog /opt/Xilinx/14.2/ISE_DS/ISE/verilog/src/unisims/LUT3.v
|
||||
# read_verilog /opt/Xilinx/14.2/ISE_DS/ISE/verilog/src/unisims/LUT4.v
|
||||
# read_verilog /opt/Xilinx/14.2/ISE_DS/ISE/verilog/src/unisims/LUT5.v
|
||||
# read_verilog /opt/Xilinx/14.2/ISE_DS/ISE/verilog/src/unisims/LUT6.v
|
||||
read_verilog /opt/Xilinx/14.2/ISE_DS/ISE/verilog/src/unisims/MUXCY.v
|
||||
read_verilog /opt/Xilinx/14.2/ISE_DS/ISE/verilog/src/unisims/MUXF7.v
|
||||
read_verilog /opt/Xilinx/14.2/ISE_DS/ISE/verilog/src/unisims/VCC.v
|
||||
read_verilog /opt/Xilinx/14.2/ISE_DS/ISE/verilog/src/unisims/XORCY.v
|
||||
|
||||
rename GND XL_GND
|
||||
rename INV XL_INV
|
||||
# rename LUT2 XL_LUT2
|
||||
# rename LUT3 XL_LUT3
|
||||
# rename LUT4 XL_LUT4
|
||||
# rename LUT5 XL_LUT5
|
||||
# rename LUT6 XL_LUT6
|
||||
rename MUXCY XL_MUXCY
|
||||
rename MUXF7 XL_MUXF7
|
||||
rename VCC XL_VCC
|
||||
rename XORCY XL_XORCY
|
||||
|
||||
proc
|
||||
flatten
|
||||
opt_clean
|
||||
|
||||
sat -verify -prove ok 1'b1 TB_GND
|
||||
sat -verify -prove ok 1'b1 TB_INV
|
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# sat -verify -prove ok 1'b1 TB_LUT2
|
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# sat -verify -prove ok 1'b1 TB_LUT3
|
||||
# sat -verify -prove ok 1'b1 TB_LUT4
|
||||
# sat -verify -prove ok 1'b1 TB_LUT5
|
||||
# sat -verify -prove ok 1'b1 TB_LUT6
|
||||
sat -verify -prove ok 1'b1 TB_MUXCY
|
||||
sat -verify -prove ok 1'b1 TB_MUXF7
|
||||
sat -verify -prove ok 1'b1 TB_VCC
|
||||
sat -verify -prove ok 1'b1 TB_XORCY
|
||||
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