mirror of https://github.com/YosysHQ/yosys.git
Fixed simlib entries for $memrd and $memwr
This commit is contained in:
parent
120a8313d9
commit
ba43cf5807
|
@ -1449,6 +1449,7 @@ parameter WIDTH = 8;
|
||||||
|
|
||||||
parameter CLK_ENABLE = 0;
|
parameter CLK_ENABLE = 0;
|
||||||
parameter CLK_POLARITY = 0;
|
parameter CLK_POLARITY = 0;
|
||||||
|
parameter TRANSPARENT = 0;
|
||||||
|
|
||||||
input CLK;
|
input CLK;
|
||||||
input [ABITS-1:0] ADDR;
|
input [ABITS-1:0] ADDR;
|
||||||
|
@ -1473,6 +1474,7 @@ parameter WIDTH = 8;
|
||||||
|
|
||||||
parameter CLK_ENABLE = 0;
|
parameter CLK_ENABLE = 0;
|
||||||
parameter CLK_POLARITY = 0;
|
parameter CLK_POLARITY = 0;
|
||||||
|
parameter PRIORITY = 0;
|
||||||
|
|
||||||
input CLK;
|
input CLK;
|
||||||
input [WIDTH-1:0] EN;
|
input [WIDTH-1:0] EN;
|
||||||
|
|
Loading…
Reference in New Issue