From 596d914eada3c0402061d8231417cc6e4b60a78b Mon Sep 17 00:00:00 2001
From: Krystine Sherwin <93062060+KrystalDelusion@users.noreply.github.com>
Date: Thu, 29 Aug 2024 10:43:25 +1200
Subject: [PATCH] simcells: Apply group tags

---
 techlibs/common/gen_fine_ffs.py |  16 ++++
 techlibs/common/simcells.v      | 148 ++++++++++++++++++++++++++++++++
 2 files changed, 164 insertions(+)

diff --git a/techlibs/common/gen_fine_ffs.py b/techlibs/common/gen_fine_ffs.py
index 25c6ef171..9d4314ffa 100644
--- a/techlibs/common/gen_fine_ffs.py
+++ b/techlibs/common/gen_fine_ffs.py
@@ -3,6 +3,7 @@ TEMPLATES = [
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_SR_{S:N|P}{R:N|P}_ (S, R, Q)
+//* group reg_latch
 //-
 //- A set-reset latch with {S:negative|positive} polarity SET and {R:negative|positive} polarity RESET.
 //-
@@ -28,6 +29,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_FF_ (D, Q)
+//* group reg_ff
 //-
 //- A D-type flip-flop that is clocked from the implicit global clock. (This cell
 //- type is usually only used in netlists for formal verification.)
@@ -45,6 +47,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_DFF_{C:N|P}_ (D, C, Q)
+//* group reg_ff
 //-
 //- A {C:negative|positive} edge D-type flip-flop.
 //-
@@ -65,6 +68,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_DFFE_{C:N|P}{E:N|P}_ (D, C, E, Q)
+//* group reg_ff
 //-
 //- A {C:negative|positive} edge D-type flip-flop with {E:negative|positive} polarity enable.
 //-
@@ -85,6 +89,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_DFF_{C:N|P}{R:N|P}{V:0|1}_ (D, C, R, Q)
+//* group reg_ff
 //-
 //- A {C:negative|positive} edge D-type flip-flop with {R:negative|positive} polarity {V:reset|set}.
 //-
@@ -109,6 +114,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_DFFE_{C:N|P}{R:N|P}{V:0|1}{E:N|P}_ (D, C, R, E, Q)
+//* group reg_ff
 //-
 //- A {C:negative|positive} edge D-type flip-flop with {R:negative|positive} polarity {V:reset|set} and {E:negative|positive}
 //- polarity clock enable.
@@ -134,6 +140,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_ALDFF_{C:N|P}{L:N|P}_ (D, C, L, AD, Q)
+//* group reg_ff
 //-
 //- A {C:negative|positive} edge D-type flip-flop with {L:negative|positive} polarity async load.
 //-
@@ -158,6 +165,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_ALDFFE_{C:N|P}{L:N|P}{E:N|P}_ (D, C, L, AD, E, Q)
+//* group reg_ff
 //-
 //- A {C:negative|positive} edge D-type flip-flop with {L:negative|positive} polarity async load and {E:negative|positive}
 //- polarity clock enable.
@@ -183,6 +191,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_DFFSR_{C:N|P}{S:N|P}{R:N|P}_ (C, S, R, D, Q)
+//* group reg_ff
 //-
 //- A {C:negative|positive} edge D-type flip-flop with {S:negative|positive} polarity set and {R:negative|positive}
 //- polarity reset.
@@ -211,6 +220,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_DFFSRE_{C:N|P}{S:N|P}{R:N|P}{E:N|P}_ (C, S, R, E, D, Q)
+//* group reg_ff
 //-
 //- A {C:negative|positive} edge D-type flip-flop with {S:negative|positive} polarity set, {R:negative|positive}
 //- polarity reset and {E:negative|positive} polarity clock enable.
@@ -239,6 +249,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_SDFF_{C:N|P}{R:N|P}{V:0|1}_ (D, C, R, Q)
+//* group reg_ff
 //-
 //- A {C:negative|positive} edge D-type flip-flop with {R:negative|positive} polarity synchronous {V:reset|set}.
 //-
@@ -263,6 +274,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_SDFFE_{C:N|P}{R:N|P}{V:0|1}{E:N|P}_ (D, C, R, E, Q)
+//* group reg_ff
 //-
 //- A {C:negative|positive} edge D-type flip-flop with {R:negative|positive} polarity synchronous {V:reset|set} and {E:negative|positive}
 //- polarity clock enable (with {V:reset|set} having priority).
@@ -288,6 +300,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_SDFFCE_{C:N|P}{R:N|P}{V:0|1}{E:N|P}_ (D, C, R, E, Q)
+//* group reg_ff
 //-
 //- A {C:negative|positive} edge D-type flip-flop with {R:negative|positive} polarity synchronous {V:reset|set} and {E:negative|positive}
 //- polarity clock enable (with clock enable having priority).
@@ -315,6 +328,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_DLATCH_{E:N|P}_ (E, D, Q)
+//* group reg_latch
 //-
 //- A {E:negative|positive} enable D-type latch.
 //-
@@ -336,6 +350,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_DLATCH_{E:N|P}{R:N|P}{V:0|1}_ (E, R, D, Q)
+//* group reg_latch
 //-
 //- A {E:negative|positive} enable D-type latch with {R:negative|positive} polarity {V:reset|set}.
 //-
@@ -360,6 +375,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_DLATCHSR_{E:N|P}{S:N|P}{R:N|P}_ (E, S, R, D, Q)
+//* group reg_latch
 //-
 //- A {E:negative|positive} enable D-type latch with {S:negative|positive} polarity set and {R:negative|positive}
 //- polarity reset.
diff --git a/techlibs/common/simcells.v b/techlibs/common/simcells.v
index ad1fdc817..104022079 100644
--- a/techlibs/common/simcells.v
+++ b/techlibs/common/simcells.v
@@ -28,6 +28,7 @@
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_BUF_ (A, Y)
+//* group comb_simple
 //-
 //- A buffer. This cell type is always optimized away by the opt_clean pass.
 //-
@@ -45,6 +46,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_NOT_ (A, Y)
+//* group comb_simple
 //-
 //- An inverter gate.
 //-
@@ -62,6 +64,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_AND_ (A, B, Y)
+//* group comb_simple
 //-
 //- A 2-input AND gate.
 //-
@@ -81,6 +84,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_NAND_ (A, B, Y)
+//* group comb_simple
 //-
 //- A 2-input NAND gate.
 //-
@@ -100,6 +104,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_OR_ (A, B, Y)
+//* group comb_simple
 //-
 //- A 2-input OR gate.
 //-
@@ -119,6 +124,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_NOR_ (A, B, Y)
+//* group comb_simple
 //-
 //- A 2-input NOR gate.
 //-
@@ -138,6 +144,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_XOR_ (A, B, Y)
+//* group comb_simple
 //-
 //- A 2-input XOR gate.
 //-
@@ -157,6 +164,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_XNOR_ (A, B, Y)
+//* group comb_simple
 //-
 //- A 2-input XNOR gate.
 //-
@@ -176,6 +184,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_ANDNOT_ (A, B, Y)
+//* group comb_combined
 //-
 //- A 2-input AND-NOT gate.
 //-
@@ -195,6 +204,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_ORNOT_ (A, B, Y)
+//* group comb_combined
 //-
 //- A 2-input OR-NOT gate.
 //-
@@ -214,6 +224,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_MUX_ (A, B, S, Y)
+//* group comb_simple
 //-
 //- A 2-input MUX gate.
 //-
@@ -233,6 +244,7 @@ endmodule
 //-     $_NMUX_ (A, B, S, Y)
 //-
 //- A 2-input inverting MUX gate.
+//* group comb_combined
 //-
 //- Truth table:    A B S | Y
 //-                -------+---
@@ -250,6 +262,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_MUX4_ (A, B, C, D, S, T, Y)
+//* group comb_combined
 //-
 //- A 4-input MUX gate.
 //-
@@ -270,6 +283,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_MUX8_ (A, B, C, D, E, F, G, H, S, T, U, Y)
+//* group comb_combined
 //-
 //- An 8-input MUX gate.
 //-
@@ -296,6 +310,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_MUX16_ (A, B, C, D, E, F, G, H, I, J, K, L, M, N, O, P, S, T, U, V, Y)
+//* group comb_combined
 //-
 //- A 16-input MUX gate.
 //-
@@ -334,6 +349,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_AOI3_ (A, B, C, Y)
+//* group comb_combined
 //-
 //- A 3-input And-Or-Invert gate.
 //-
@@ -357,6 +373,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_OAI3_ (A, B, C, Y)
+//* group comb_combined
 //-
 //- A 3-input Or-And-Invert gate.
 //-
@@ -380,6 +397,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_AOI4_ (A, B, C, Y)
+//* group comb_combined
 //-
 //- A 4-input And-Or-Invert gate.
 //-
@@ -411,6 +429,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_OAI4_ (A, B, C, Y)
+//* group comb_combined
 //-
 //- A 4-input Or-And-Invert gate.
 //-
@@ -464,6 +483,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_SR_NN_ (S, R, Q)
+//* group reg_latch
 //-
 //- A set-reset latch with negative polarity SET and negative polarity RESET.
 //-
@@ -487,6 +507,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_SR_NP_ (S, R, Q)
+//* group reg_latch
 //-
 //- A set-reset latch with negative polarity SET and positive polarity RESET.
 //-
@@ -510,6 +531,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_SR_PN_ (S, R, Q)
+//* group reg_latch
 //-
 //- A set-reset latch with positive polarity SET and negative polarity RESET.
 //-
@@ -533,6 +555,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_SR_PP_ (S, R, Q)
+//* group reg_latch
 //-
 //- A set-reset latch with positive polarity SET and positive polarity RESET.
 //-
@@ -557,6 +580,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_FF_ (D, Q)
+//* group reg_ff
 //-
 //- A D-type flip-flop that is clocked from the implicit global clock. (This cell
 //- type is usually only used in netlists for formal verification.)
@@ -573,6 +597,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_DFF_N_ (D, C, Q)
+//* group reg_ff
 //-
 //- A negative edge D-type flip-flop.
 //-
@@ -592,6 +617,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_DFF_P_ (D, C, Q)
+//* group reg_ff
 //-
 //- A positive edge D-type flip-flop.
 //-
@@ -611,6 +637,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_DFFE_NN_ (D, C, E, Q)
+//* group reg_ff
 //-
 //- A negative edge D-type flip-flop with negative polarity enable.
 //-
@@ -630,6 +657,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_DFFE_NP_ (D, C, E, Q)
+//* group reg_ff
 //-
 //- A negative edge D-type flip-flop with positive polarity enable.
 //-
@@ -649,6 +677,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_DFFE_PN_ (D, C, E, Q)
+//* group reg_ff
 //-
 //- A positive edge D-type flip-flop with negative polarity enable.
 //-
@@ -668,6 +697,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_DFFE_PP_ (D, C, E, Q)
+//* group reg_ff
 //-
 //- A positive edge D-type flip-flop with positive polarity enable.
 //-
@@ -687,6 +717,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_DFF_NN0_ (D, C, R, Q)
+//* group reg_ff
 //-
 //- A negative edge D-type flip-flop with negative polarity reset.
 //-
@@ -710,6 +741,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_DFF_NN1_ (D, C, R, Q)
+//* group reg_ff
 //-
 //- A negative edge D-type flip-flop with negative polarity set.
 //-
@@ -733,6 +765,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_DFF_NP0_ (D, C, R, Q)
+//* group reg_ff
 //-
 //- A negative edge D-type flip-flop with positive polarity reset.
 //-
@@ -756,6 +789,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_DFF_NP1_ (D, C, R, Q)
+//* group reg_ff
 //-
 //- A negative edge D-type flip-flop with positive polarity set.
 //-
@@ -779,6 +813,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_DFF_PN0_ (D, C, R, Q)
+//* group reg_ff
 //-
 //- A positive edge D-type flip-flop with negative polarity reset.
 //-
@@ -802,6 +837,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_DFF_PN1_ (D, C, R, Q)
+//* group reg_ff
 //-
 //- A positive edge D-type flip-flop with negative polarity set.
 //-
@@ -825,6 +861,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_DFF_PP0_ (D, C, R, Q)
+//* group reg_ff
 //-
 //- A positive edge D-type flip-flop with positive polarity reset.
 //-
@@ -848,6 +885,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_DFF_PP1_ (D, C, R, Q)
+//* group reg_ff
 //-
 //- A positive edge D-type flip-flop with positive polarity set.
 //-
@@ -871,6 +909,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_DFFE_NN0N_ (D, C, R, E, Q)
+//* group reg_ff
 //-
 //- A negative edge D-type flip-flop with negative polarity reset and negative
 //- polarity clock enable.
@@ -895,6 +934,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_DFFE_NN0P_ (D, C, R, E, Q)
+//* group reg_ff
 //-
 //- A negative edge D-type flip-flop with negative polarity reset and positive
 //- polarity clock enable.
@@ -919,6 +959,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_DFFE_NN1N_ (D, C, R, E, Q)
+//* group reg_ff
 //-
 //- A negative edge D-type flip-flop with negative polarity set and negative
 //- polarity clock enable.
@@ -943,6 +984,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_DFFE_NN1P_ (D, C, R, E, Q)
+//* group reg_ff
 //-
 //- A negative edge D-type flip-flop with negative polarity set and positive
 //- polarity clock enable.
@@ -967,6 +1009,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_DFFE_NP0N_ (D, C, R, E, Q)
+//* group reg_ff
 //-
 //- A negative edge D-type flip-flop with positive polarity reset and negative
 //- polarity clock enable.
@@ -991,6 +1034,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_DFFE_NP0P_ (D, C, R, E, Q)
+//* group reg_ff
 //-
 //- A negative edge D-type flip-flop with positive polarity reset and positive
 //- polarity clock enable.
@@ -1015,6 +1059,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_DFFE_NP1N_ (D, C, R, E, Q)
+//* group reg_ff
 //-
 //- A negative edge D-type flip-flop with positive polarity set and negative
 //- polarity clock enable.
@@ -1039,6 +1084,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_DFFE_NP1P_ (D, C, R, E, Q)
+//* group reg_ff
 //-
 //- A negative edge D-type flip-flop with positive polarity set and positive
 //- polarity clock enable.
@@ -1063,6 +1109,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_DFFE_PN0N_ (D, C, R, E, Q)
+//* group reg_ff
 //-
 //- A positive edge D-type flip-flop with negative polarity reset and negative
 //- polarity clock enable.
@@ -1087,6 +1134,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_DFFE_PN0P_ (D, C, R, E, Q)
+//* group reg_ff
 //-
 //- A positive edge D-type flip-flop with negative polarity reset and positive
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 //- polarity clock enable (with reset having priority).
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 //- A negative edge D-type flip-flop with negative polarity synchronous set and positive
 //- polarity clock enable (with set having priority).
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 //- A negative edge D-type flip-flop with positive polarity synchronous reset and negative
 //- polarity clock enable (with reset having priority).
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 //- A negative edge D-type flip-flop with positive polarity synchronous reset and positive
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 //-
 //-     $_SDFFE_PP1N_ (D, C, R, E, Q)
+//* group reg_ff
 //-
 //- A positive edge D-type flip-flop with positive polarity synchronous set and negative
 //- polarity clock enable (with set having priority).
@@ -2731,6 +2844,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_SDFFE_PP1P_ (D, C, R, E, Q)
+//* group reg_ff
 //-
 //- A positive edge D-type flip-flop with positive polarity synchronous set and positive
 //- polarity clock enable (with set having priority).
@@ -2755,6 +2869,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_SDFFCE_NN0N_ (D, C, R, E, Q)
+//* group reg_ff
 //-
 //- A negative edge D-type flip-flop with negative polarity synchronous reset and negative
 //- polarity clock enable (with clock enable having priority).
@@ -2781,6 +2896,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
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 //-     $_SDFFCE_NN0P_ (D, C, R, E, Q)
+//* group reg_ff
 //-
 //- A negative edge D-type flip-flop with negative polarity synchronous reset and positive
 //- polarity clock enable (with clock enable having priority).
@@ -2807,6 +2923,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
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+//* group reg_ff
 //-
 //- A negative edge D-type flip-flop with negative polarity synchronous set and negative
 //- polarity clock enable (with clock enable having priority).
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 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
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+//* group reg_ff
 //-
 //- A negative edge D-type flip-flop with negative polarity synchronous set and positive
 //- polarity clock enable (with clock enable having priority).
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 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
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+//* group reg_ff
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 //- A negative edge D-type flip-flop with positive polarity synchronous reset and negative
 //- polarity clock enable (with clock enable having priority).
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 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
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 //- polarity clock enable (with clock enable having priority).
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+//* group reg_ff
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 //- polarity clock enable (with clock enable having priority).
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 //- polarity clock enable (with clock enable having priority).
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 //- polarity clock enable (with clock enable having priority).
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+//* group reg_ff
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 //- polarity clock enable (with clock enable having priority).
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 //-     $_SDFFCE_PN1N_ (D, C, R, E, Q)
+//* group reg_ff
 //-
 //- A positive edge D-type flip-flop with negative polarity synchronous set and negative
 //- polarity clock enable (with clock enable having priority).
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 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
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+//* group reg_ff
 //-
 //- A positive edge D-type flip-flop with negative polarity synchronous set and positive
 //- polarity clock enable (with clock enable having priority).
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 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
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+//* group reg_ff
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 //- A positive edge D-type flip-flop with positive polarity synchronous reset and negative
 //- polarity clock enable (with clock enable having priority).
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 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
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+//* group reg_ff
 //-
 //- A positive edge D-type flip-flop with positive polarity synchronous reset and positive
 //- polarity clock enable (with clock enable having priority).
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 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
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 //-     $_SDFFCE_PP1N_ (D, C, R, E, Q)
+//* group reg_ff
 //-
 //- A positive edge D-type flip-flop with positive polarity synchronous set and negative
 //- polarity clock enable (with clock enable having priority).
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 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
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+//* group reg_ff
 //-
 //- A positive edge D-type flip-flop with positive polarity synchronous set and positive
 //- polarity clock enable (with clock enable having priority).
@@ -3171,6 +3301,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_DLATCH_N_ (E, D, Q)
+//* group reg_latch
 //-
 //- A negative enable D-type latch.
 //-
@@ -3191,6 +3322,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_DLATCH_P_ (E, D, Q)
+//* group reg_latch
 //-
 //- A positive enable D-type latch.
 //-
@@ -3211,6 +3343,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_DLATCH_NN0_ (E, R, D, Q)
+//* group reg_latch
 //-
 //- A negative enable D-type latch with negative polarity reset.
 //-
@@ -3234,6 +3367,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_DLATCH_NN1_ (E, R, D, Q)
+//* group reg_latch
 //-
 //- A negative enable D-type latch with negative polarity set.
 //-
@@ -3257,6 +3391,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_DLATCH_NP0_ (E, R, D, Q)
+//* group reg_latch
 //-
 //- A negative enable D-type latch with positive polarity reset.
 //-
@@ -3280,6 +3415,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
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 //-     $_DLATCH_NP1_ (E, R, D, Q)
+//* group reg_latch
 //-
 //- A negative enable D-type latch with positive polarity set.
 //-
@@ -3303,6 +3439,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_DLATCH_PN0_ (E, R, D, Q)
+//* group reg_latch
 //-
 //- A positive enable D-type latch with negative polarity reset.
 //-
@@ -3326,6 +3463,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_DLATCH_PN1_ (E, R, D, Q)
+//* group reg_latch
 //-
 //- A positive enable D-type latch with negative polarity set.
 //-
@@ -3349,6 +3487,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_DLATCH_PP0_ (E, R, D, Q)
+//* group reg_latch
 //-
 //- A positive enable D-type latch with positive polarity reset.
 //-
@@ -3372,6 +3511,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_DLATCH_PP1_ (E, R, D, Q)
+//* group reg_latch
 //-
 //- A positive enable D-type latch with positive polarity set.
 //-
@@ -3395,6 +3535,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_DLATCHSR_NNN_ (E, S, R, D, Q)
+//* group reg_latch
 //-
 //- A negative enable D-type latch with negative polarity set and negative
 //- polarity reset.
@@ -3422,6 +3563,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_DLATCHSR_NNP_ (E, S, R, D, Q)
+//* group reg_latch
 //-
 //- A negative enable D-type latch with negative polarity set and positive
 //- polarity reset.
@@ -3449,6 +3591,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_DLATCHSR_NPN_ (E, S, R, D, Q)
+//* group reg_latch
 //-
 //- A negative enable D-type latch with positive polarity set and negative
 //- polarity reset.
@@ -3476,6 +3619,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_DLATCHSR_NPP_ (E, S, R, D, Q)
+//* group reg_latch
 //-
 //- A negative enable D-type latch with positive polarity set and positive
 //- polarity reset.
@@ -3503,6 +3647,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_DLATCHSR_PNN_ (E, S, R, D, Q)
+//* group reg_latch
 //-
 //- A positive enable D-type latch with negative polarity set and negative
 //- polarity reset.
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 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_DLATCHSR_PNP_ (E, S, R, D, Q)
+//* group reg_latch
 //-
 //- A positive enable D-type latch with negative polarity set and positive
 //- polarity reset.
@@ -3557,6 +3703,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_DLATCHSR_PPN_ (E, S, R, D, Q)
+//* group reg_latch
 //-
 //- A positive enable D-type latch with positive polarity set and negative
 //- polarity reset.
@@ -3584,6 +3731,7 @@ endmodule
 //  |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
 //-
 //-     $_DLATCHSR_PPP_ (E, S, R, D, Q)
+//* group reg_latch
 //-
 //- A positive enable D-type latch with positive polarity set and positive
 //- polarity reset.