mirror of https://github.com/YosysHQ/yosys.git
Added first draft of FIRRTL back-end
This commit is contained in:
Clifford Wolf
parent
ce132cf652
commit
57966a619f
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@ -0,0 +1,3 @@
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OBJS += backends/firrtl/firrtl.o
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@ -0,0 +1,350 @@
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/*
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* yosys -- Yosys Open SYnthesis Suite
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* Copyright (C) 2012 Clifford Wolf <clifford@clifford.at>
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* Permission to use, copy, modify, and/or distribute this software for any
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* purpose with or without fee is hereby granted, provided that the above
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* copyright notice and this permission notice appear in all copies.
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* THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
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* WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
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* MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR
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* ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
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* WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN
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* ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
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* OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
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*/
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#include "kernel/rtlil.h"
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#include "kernel/register.h"
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#include "kernel/sigtools.h"
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#include "kernel/celltypes.h"
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#include "kernel/cellaigs.h"
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#include "kernel/log.h"
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#include <string>
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USING_YOSYS_NAMESPACE
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PRIVATE_NAMESPACE_BEGIN
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pool<string> used_names;
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dict<IdString, string> namecache;
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int autoid_counter;
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string next_id()
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{
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string new_id;
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while (1) {
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new_id = stringf("_%d", autoid_counter++);
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if (used_names.count(new_id) == 0) break;
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}
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used_names.insert(new_id);
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return new_id;
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}
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const char *make_id(IdString id)
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{
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if (namecache.count(id) != 0)
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return namecache.at(id).c_str();
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string new_id = log_id(id);
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for (int i = 0; i < GetSize(new_id); i++)
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{
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char &ch = new_id[i];
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if ('a' <= ch && ch <= 'z') continue;
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if ('A' <= ch && ch <= 'Z') continue;
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if ('0' <= ch && ch <= '9' && i != 0) continue;
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if ('_' == ch) continue;
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ch = '_';
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}
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while (used_names.count(new_id) != 0)
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new_id += '_';
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namecache[id] = new_id;
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used_names.insert(new_id);
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return namecache.at(id).c_str();
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|
}
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struct FirrtlWorker
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{
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Module *module;
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std::ostream &f;
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dict<SigBit, pair<string, int>> reverse_wire_map;
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string unconn_id;
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void register_reverse_wire_map(string id, SigSpec sig)
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{
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for (int i = 0; i < GetSize(sig); i++)
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reverse_wire_map[sig[i]] = make_pair(id, i);
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}
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FirrtlWorker(Module *module, std::ostream &f) : module(module), f(f)
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{
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}
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string make_expr(SigSpec sig)
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{
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string expr;
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for (auto chunk : sig.chunks())
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{
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string new_expr;
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if (chunk.wire == nullptr)
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{
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std::vector<RTLIL::State> bits = chunk.data;
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new_expr = stringf("UInt<%d>(\"h", GetSize(bits));
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while (GetSize(bits) % 4 != 0)
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bits.push_back(State::S0);
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for (int i = GetSize(bits)-4; i >= 0; i -= 4)
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{
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int val = 0;
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if (bits[i+0] == State::S1) val += 1;
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if (bits[i+1] == State::S1) val += 2;
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|
if (bits[i+2] == State::S1) val += 4;
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|
if (bits[i+3] == State::S1) val += 8;
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|
new_expr.push_back(val < 10 ? '0' + val : 'a' + val - 10);
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}
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new_expr += "\")";
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}
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else if (chunk.offset == 0 && chunk.width == chunk.wire->width)
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{
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new_expr = make_id(chunk.wire->name);
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}
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else
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{
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|
string wire_id = make_id(chunk.wire->name);
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new_expr = stringf("bits(%s, %d, %d)", wire_id.c_str(), chunk.offset + chunk.width - 1, chunk.offset);
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}
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if (expr.empty())
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expr = new_expr;
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else
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expr = "cat(" + new_expr + ", " + expr + ")";
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}
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return expr;
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}
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void run()
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{
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f << stringf(" module %s:\n", make_id(module->name));
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vector<string> port_decls, wire_decls, cell_exprs, wire_exprs;
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for (auto wire : module->wires())
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{
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if (wire->port_id)
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{
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if (wire->port_input && wire->port_output)
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|
log_error("Module port %s.%s is inout!\n", log_id(module), log_id(wire));
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|
port_decls.push_back(stringf(" %s %s: UInt<%d>\n", wire->port_input ? "input" : "output",
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|
make_id(wire->name), wire->width));
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|
}
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|
else
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{
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|
wire_decls.push_back(stringf(" wire %s: UInt<%d>\n", make_id(wire->name), wire->width));
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|
}
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|
}
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for (auto cell : module->cells())
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{
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if (cell->type.in("$add", "$sub"))
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{
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string y_id = make_id(cell->name);
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bool is_signed = cell->parameters.at("\\A_SIGNED").as_bool();
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int y_width = cell->parameters.at("\\Y_WIDTH").as_int();
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|
string a_expr = make_expr(cell->getPort("\\A"));
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|
string b_expr = make_expr(cell->getPort("\\B"));
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|
wire_decls.push_back(stringf(" wire %s: UInt<%d>\n", y_id.c_str(), y_width));
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|
if (is_signed) {
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a_expr = "asSInt(" + a_expr + ")";
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|
b_expr = "asSInt(" + b_expr + ")";
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|
}
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string primop;
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if (cell->type == "$add") primop = "add";
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if (cell->type == "$sub") primop = "sub";
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string expr = stringf("%s(%s, %s)", primop.c_str(), a_expr.c_str(), b_expr.c_str());
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if (is_signed)
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|
expr = stringf("asUInt(pad(%s, %d))", expr.c_str(), y_width);
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|
cell_exprs.push_back(stringf(" %s <= %s\n", y_id.c_str(), expr.c_str()));
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|
register_reverse_wire_map(y_id, cell->getPort("\\Y"));
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|
continue;
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|
}
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|
log_error("Cell type not supported (yet?): %s (%s.%s)\n", log_id(cell->type), log_id(module), log_id(cell));
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}
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for (auto conn : module->connections())
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{
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string y_id = next_id();
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int y_width = GetSize(conn.first);
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|
string expr = make_expr(conn.second);
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|
wire_decls.push_back(stringf(" wire %s: UInt<%d>\n", y_id.c_str(), y_width));
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||||||
|
cell_exprs.push_back(stringf(" %s <= %s\n", y_id.c_str(), expr.c_str()));
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||||||
|
register_reverse_wire_map(y_id, conn.first);
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|
}
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for (auto wire : module->wires())
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{
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string expr;
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if (wire->port_input)
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continue;
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int cursor = 0;
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bool is_valid = false;
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bool make_unconn_id = false;
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while (cursor < wire->width)
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{
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int chunk_width = 1;
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string new_expr;
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SigBit start_bit(wire, cursor);
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|
if (reverse_wire_map.count(start_bit))
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{
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|
pair<string, int> start_map = reverse_wire_map.at(start_bit);
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while (cursor+chunk_width < wire->width)
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{
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SigBit stop_bit(wire, cursor+chunk_width);
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|
if (reverse_wire_map.count(stop_bit) == 0)
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break;
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pair<string, int> stop_map = reverse_wire_map.at(stop_bit);
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stop_map.second -= chunk_width;
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if (start_map != stop_map)
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break;
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chunk_width++;
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}
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|
new_expr = stringf("bits(%s, %d, %d)", start_map.first.c_str(),
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|
start_map.second + chunk_width - 1, start_map.second);
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|
is_valid = true;
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}
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else
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{
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if (unconn_id.empty()) {
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unconn_id = next_id();
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|
make_unconn_id = true;
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}
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new_expr = unconn_id;
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}
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|
if (expr.empty())
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|
expr = new_expr;
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|
else
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|
expr = "cat(" + new_expr + ", " + expr + ")";
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|
cursor += chunk_width;
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|
}
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|
|
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|
if (is_valid) {
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|
if (make_unconn_id) {
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|
wire_decls.push_back(stringf(" wire %s: UInt<1>\n", unconn_id.c_str()));
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|
cell_exprs.push_back(stringf(" %s is invalid\n", unconn_id.c_str()));
|
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|
}
|
||||||
|
wire_exprs.push_back(stringf(" %s <= %s\n", make_id(wire->name), expr.c_str()));
|
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|
} else {
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||||||
|
if (make_unconn_id) {
|
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|
unconn_id.clear();
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|
}
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||||||
|
wire_exprs.push_back(stringf(" %s is invalid\n", make_id(wire->name)));
|
||||||
|
}
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|
}
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||||||
|
|
||||||
|
for (auto str : port_decls)
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f << str;
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f << stringf("\n");
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||||||
|
for (auto str : wire_decls)
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f << str;
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||||||
|
|
||||||
|
f << stringf("\n");
|
||||||
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|
||||||
|
for (auto str : cell_exprs)
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|
f << str;
|
||||||
|
|
||||||
|
f << stringf("\n");
|
||||||
|
|
||||||
|
for (auto str : wire_exprs)
|
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|
f << str;
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||||||
|
}
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||||||
|
};
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||||||
|
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|
struct FirrtlBackend : public Backend {
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|
FirrtlBackend() : Backend("firrtl", "write design to a FIRRTL file") { }
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||||||
|
virtual void help()
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|
{
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||||||
|
// |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
|
||||||
|
log("\n");
|
||||||
|
log(" write_firrtl [options] [filename]\n");
|
||||||
|
log("\n");
|
||||||
|
log("Write a FIRRTL netlist of the current design.\n");
|
||||||
|
log("\n");
|
||||||
|
}
|
||||||
|
virtual void execute(std::ostream *&f, std::string filename, std::vector<std::string> args, RTLIL::Design *design)
|
||||||
|
{
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||||||
|
size_t argidx;
|
||||||
|
for (argidx = 1; argidx < args.size(); argidx++)
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|
{
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||||||
|
// if (args[argidx] == "-aig") {
|
||||||
|
// aig_mode = true;
|
||||||
|
// continue;
|
||||||
|
// }
|
||||||
|
break;
|
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|
}
|
||||||
|
extra_args(f, filename, args, argidx);
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||||||
|
log_header(design, "Executing FIRRTL backend.\n");
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|
Module *top = design->top_module();
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|
if (top == nullptr)
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|
log_error("No top module found!\n");
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|
|
||||||
|
namecache.clear();
|
||||||
|
autoid_counter = 0;
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||||||
|
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||||||
|
for (auto module : design->modules()) {
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|
make_id(module->name);
|
||||||
|
for (auto wire : module->wires())
|
||||||
|
if (wire->port_id)
|
||||||
|
make_id(wire->name);
|
||||||
|
}
|
||||||
|
|
||||||
|
*f << stringf("design %s:\n", make_id(top->name));
|
||||||
|
|
||||||
|
for (auto module : design->modules())
|
||||||
|
{
|
||||||
|
FirrtlWorker worker(module, *f);
|
||||||
|
worker.run();
|
||||||
|
}
|
||||||
|
|
||||||
|
namecache.clear();
|
||||||
|
autoid_counter = 0;
|
||||||
|
}
|
||||||
|
} FirrtlBackend;
|
||||||
|
|
||||||
|
PRIVATE_NAMESPACE_END
|
||||||
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