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Cleanup opt_expr.cc
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Eddie Hung
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8110fb9266
commit
43081337fa
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@ -367,10 +367,11 @@ void replace_const_cells(RTLIL::Design *design, RTLIL::Module *module, bool cons
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for (auto cell : module->cells())
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if (design->selected(module, cell) && cell->type[0] == '$') {
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if ((cell->type == "$_NOT_" || cell->type == "$not" || cell->type == "$logic_not") &&
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if (cell->type.in("$_NOT_", "$not", "$logic_not") &&
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cell->getPort("\\A").size() == 1 && cell->getPort("\\Y").size() == 1)
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invert_map[assign_map(cell->getPort("\\Y"))] = assign_map(cell->getPort("\\A"));
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if ((cell->type == "$mux" || cell->type == "$_MUX_") && cell->getPort("\\A") == SigSpec(State::S1) && cell->getPort("\\B") == SigSpec(State::S0))
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if (cell->type.in("$mux", "$_MUX_") &&
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cell->getPort("\\A") == SigSpec(State::S1) && cell->getPort("\\B") == SigSpec(State::S0))
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invert_map[assign_map(cell->getPort("\\Y"))] = assign_map(cell->getPort("\\S"));
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if (ct_combinational.cell_known(cell->type))
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for (auto &conn : cell->connections()) {
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@ -512,13 +513,11 @@ void replace_const_cells(RTLIL::Design *design, RTLIL::Module *module, bool cons
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if (do_fine)
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{
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if (cell->type == "$not" || cell->type == "$pos" ||
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cell->type == "$and" || cell->type == "$or" || cell->type == "$xor" || cell->type == "$xnor")
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if (cell->type.in("$not", "$pos", "$and", "$or", "$xor", "$xnor"))
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if (group_cell_inputs(module, cell, true, assign_map))
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goto next_cell;
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if (cell->type == "$logic_not" || cell->type == "$logic_and" || cell->type == "$logic_or" ||
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cell->type == "$reduce_or" || cell->type == "$reduce_and" || cell->type == "$reduce_bool")
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if (cell->type.in("$logic_not", "$logic_and", "$logic_or", "$reduce_or", "$reduce_and", "$reduce_bool"))
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{
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SigBit neutral_bit = cell->type == "$reduce_and" ? State::S1 : State::S0;
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@ -541,7 +540,7 @@ void replace_const_cells(RTLIL::Design *design, RTLIL::Module *module, bool cons
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}
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}
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if (cell->type == "$logic_and" || cell->type == "$logic_or")
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if (cell->type.in("$logic_and", "$logic_or"))
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{
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SigBit neutral_bit = State::S0;
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@ -590,7 +589,7 @@ void replace_const_cells(RTLIL::Design *design, RTLIL::Module *module, bool cons
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}
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}
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if (cell->type == "$logic_not" || cell->type == "$logic_and" || cell->type == "$logic_or" || cell->type == "$reduce_or" || cell->type == "$reduce_bool")
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if (cell->type.in("$logic_not", "$logic_and", "$logic_or", "$reduce_or", "$reduce_bool"))
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{
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RTLIL::SigSpec sig_a = assign_map(cell->getPort("\\A"));
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@ -616,7 +615,7 @@ void replace_const_cells(RTLIL::Design *design, RTLIL::Module *module, bool cons
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}
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}
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if (cell->type == "$logic_and" || cell->type == "$logic_or")
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if (cell->type.in("$logic_and", "$logic_or"))
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{
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RTLIL::SigSpec sig_b = assign_map(cell->getPort("\\B"));
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@ -643,16 +642,13 @@ void replace_const_cells(RTLIL::Design *design, RTLIL::Module *module, bool cons
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}
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}
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||||
if (cell->type == "$reduce_xor" || cell->type == "$reduce_xnor" || cell->type == "$shift" || cell->type == "$shiftx" ||
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cell->type == "$shl" || cell->type == "$shr" || cell->type == "$sshl" || cell->type == "$sshr" ||
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||||
cell->type == "$lt" || cell->type == "$le" || cell->type == "$ge" || cell->type == "$gt" ||
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||||
cell->type == "$neg" || cell->type == "$add" || cell->type == "$sub" ||
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||||
cell->type == "$mul" || cell->type == "$div" || cell->type == "$mod" || cell->type == "$pow")
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||||
if (cell->type.in("$reduce_xor", "$reduce_xnor", "$shift", "$shiftx", "$shl", "$shr", "$sshl", "$sshr",
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||||
"$lt", "$le", "$ge", "$gt", "$neg", "$add", "$sub", "$mul", "$div", "$mod", "$pow"))
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{
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||||
RTLIL::SigSpec sig_a = assign_map(cell->getPort("\\A"));
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RTLIL::SigSpec sig_b = cell->hasPort("\\B") ? assign_map(cell->getPort("\\B")) : RTLIL::SigSpec();
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||||
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||||
if (cell->type == "$shl" || cell->type == "$shr" || cell->type == "$sshl" || cell->type == "$sshr" || cell->type == "$shift" || cell->type == "$shiftx")
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||||
if (cell->type.in("$shl", "$shr", "$sshl", "$sshr", "$shift", "$shiftx"))
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sig_a = RTLIL::SigSpec();
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||||
for (auto &bit : sig_a.to_sigbit_vector())
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@ -667,8 +663,7 @@ void replace_const_cells(RTLIL::Design *design, RTLIL::Module *module, bool cons
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found_the_x_bit:
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cover_list("opt.opt_expr.xbit", "$reduce_xor", "$reduce_xnor", "$shl", "$shr", "$sshl", "$sshr", "$shift", "$shiftx",
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||||
"$lt", "$le", "$ge", "$gt", "$neg", "$add", "$sub", "$mul", "$div", "$mod", "$pow", cell->type.str());
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||||
if (cell->type == "$reduce_xor" || cell->type == "$reduce_xnor" ||
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||||
cell->type == "$lt" || cell->type == "$le" || cell->type == "$ge" || cell->type == "$gt")
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||||
if (cell->type.in("$reduce_xor", "$reduce_xnor", "$lt", "$le", "$ge", "$gt"))
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||||
replace_cell(assign_map, module, cell, "x-bit in input", "\\Y", RTLIL::State::Sx);
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else
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replace_cell(assign_map, module, cell, "x-bit in input", "\\Y", RTLIL::SigSpec(RTLIL::State::Sx, cell->getPort("\\Y").size()));
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@ -676,14 +671,14 @@ void replace_const_cells(RTLIL::Design *design, RTLIL::Module *module, bool cons
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}
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||||
}
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||||
if ((cell->type == "$_NOT_" || cell->type == "$not" || cell->type == "$logic_not") && cell->getPort("\\Y").size() == 1 &&
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||||
if (cell->type.in("$_NOT_", "$not", "$logic_not") && cell->getPort("\\Y").size() == 1 &&
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||||
invert_map.count(assign_map(cell->getPort("\\A"))) != 0) {
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||||
cover_list("opt.opt_expr.invert.double", "$_NOT_", "$not", "$logic_not", cell->type.str());
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replace_cell(assign_map, module, cell, "double_invert", "\\Y", invert_map.at(assign_map(cell->getPort("\\A"))));
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||||
goto next_cell;
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}
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||||
if ((cell->type == "$_MUX_" || cell->type == "$mux") && invert_map.count(assign_map(cell->getPort("\\S"))) != 0) {
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||||
if (cell->type.in("$_MUX_", "$mux") && invert_map.count(assign_map(cell->getPort("\\S"))) != 0) {
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||||
cover_list("opt.opt_expr.invert.muxsel", "$_MUX_", "$mux", cell->type.str());
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||||
log_debug("Optimizing away select inverter for %s cell `%s' in module `%s'.\n", log_id(cell->type), log_id(cell), log_id(module));
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||||
RTLIL::SigSpec tmp = cell->getPort("\\A");
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@ -786,7 +781,7 @@ void replace_const_cells(RTLIL::Design *design, RTLIL::Module *module, bool cons
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}
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}
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||||
if (cell->type == "$_TBUF_" || cell->type == "$tribuf") {
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if (cell->type.in("$_TBUF_", "$tribuf")) {
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RTLIL::SigSpec input = cell->getPort(cell->type == "$_TBUF_" ? "\\E" : "\\EN");
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||||
RTLIL::SigSpec a = cell->getPort("\\A");
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assign_map.apply(input);
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@ -803,7 +798,7 @@ void replace_const_cells(RTLIL::Design *design, RTLIL::Module *module, bool cons
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}
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}
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||||
if (cell->type == "$eq" || cell->type == "$ne" || cell->type == "$eqx" || cell->type == "$nex")
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||||
if (cell->type.in("$eq", "$ne", "$eqx", "$nex"))
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{
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RTLIL::SigSpec a = cell->getPort("\\A");
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RTLIL::SigSpec b = cell->getPort("\\B");
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@ -820,7 +815,7 @@ void replace_const_cells(RTLIL::Design *design, RTLIL::Module *module, bool cons
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|||
for (int i = 0; i < GetSize(a); i++) {
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||||
if (a[i].wire == NULL && b[i].wire == NULL && a[i] != b[i] && a[i].data <= RTLIL::State::S1 && b[i].data <= RTLIL::State::S1) {
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||||
cover_list("opt.opt_expr.eqneq.isneq", "$eq", "$ne", "$eqx", "$nex", cell->type.str());
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||||
RTLIL::SigSpec new_y = RTLIL::SigSpec((cell->type == "$eq" || cell->type == "$eqx") ? RTLIL::State::S0 : RTLIL::State::S1);
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||||
RTLIL::SigSpec new_y = RTLIL::SigSpec(cell->type.in("$eq", "$eqx") ? RTLIL::State::S0 : RTLIL::State::S1);
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||||
new_y.extend_u0(cell->parameters["\\Y_WIDTH"].as_int(), false);
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||||
replace_cell(assign_map, module, cell, "isneq", "\\Y", new_y);
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||||
goto next_cell;
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@ -833,7 +828,7 @@ void replace_const_cells(RTLIL::Design *design, RTLIL::Module *module, bool cons
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||||
if (new_a.size() == 0) {
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||||
cover_list("opt.opt_expr.eqneq.empty", "$eq", "$ne", "$eqx", "$nex", cell->type.str());
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||||
RTLIL::SigSpec new_y = RTLIL::SigSpec((cell->type == "$eq" || cell->type == "$eqx") ? RTLIL::State::S1 : RTLIL::State::S0);
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||||
RTLIL::SigSpec new_y = RTLIL::SigSpec(cell->type.in("$eq", "$eqx") ? RTLIL::State::S1 : RTLIL::State::S0);
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||||
new_y.extend_u0(cell->parameters["\\Y_WIDTH"].as_int(), false);
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||||
replace_cell(assign_map, module, cell, "empty", "\\Y", new_y);
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||||
goto next_cell;
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||||
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@ -848,7 +843,7 @@ void replace_const_cells(RTLIL::Design *design, RTLIL::Module *module, bool cons
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}
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||||
}
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||||
if ((cell->type == "$eq" || cell->type == "$ne") && cell->parameters["\\Y_WIDTH"].as_int() == 1 &&
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||||
if (cell->type.in("$eq", "$ne") && cell->parameters["\\Y_WIDTH"].as_int() == 1 &&
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||||
cell->parameters["\\A_WIDTH"].as_int() == 1 && cell->parameters["\\B_WIDTH"].as_int() == 1)
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||||
{
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||||
RTLIL::SigSpec a = assign_map(cell->getPort("\\A"));
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@ -878,7 +873,7 @@ void replace_const_cells(RTLIL::Design *design, RTLIL::Module *module, bool cons
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}
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||||
}
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||||
|
||||
if ((cell->type == "$eq" || cell->type == "$ne") &&
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||||
if (cell->type.in("$eq", "$ne") &&
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(assign_map(cell->getPort("\\A")).is_fully_zero() || assign_map(cell->getPort("\\B")).is_fully_zero()))
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{
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||||
cover_list("opt.opt_expr.eqneq.cmpzero", "$eq", "$ne", cell->type.str());
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@ -937,7 +932,7 @@ void replace_const_cells(RTLIL::Design *design, RTLIL::Module *module, bool cons
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bool identity_wrt_b = false;
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bool arith_inverse = false;
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if (cell->type == "$add" || cell->type == "$sub" || cell->type == "$or" || cell->type == "$xor")
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if (cell->type.in("$add", "$sub", "$or", "$xor"))
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{
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RTLIL::SigSpec a = assign_map(cell->getPort("\\A"));
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RTLIL::SigSpec b = assign_map(cell->getPort("\\B"));
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@ -949,7 +944,7 @@ void replace_const_cells(RTLIL::Design *design, RTLIL::Module *module, bool cons
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|||
identity_wrt_a = true;
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}
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||||
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if (cell->type == "$shl" || cell->type == "$shr" || cell->type == "$sshl" || cell->type == "$sshr" || cell->type == "$shift" || cell->type == "$shiftx")
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||||
if (cell->type.in("$shl", "$shr", "$sshl", "$sshr", "$shift", "$shiftx"))
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{
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||||
RTLIL::SigSpec b = assign_map(cell->getPort("\\B"));
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@ -1004,15 +999,15 @@ void replace_const_cells(RTLIL::Design *design, RTLIL::Module *module, bool cons
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}
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||||
}
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||||
|
||||
if (mux_bool && (cell->type == "$mux" || cell->type == "$_MUX_") &&
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cell->getPort("\\A") == RTLIL::SigSpec(0, 1) && cell->getPort("\\B") == RTLIL::SigSpec(1, 1)) {
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||||
if (mux_bool && cell->type.in("$mux", "$_MUX_") &&
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||||
cell->getPort("\\A") == State::S0 && cell->getPort("\\B") == State::S1) {
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||||
cover_list("opt.opt_expr.mux_bool", "$mux", "$_MUX_", cell->type.str());
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replace_cell(assign_map, module, cell, "mux_bool", "\\Y", cell->getPort("\\S"));
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||||
goto next_cell;
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}
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||||
if (mux_bool && (cell->type == "$mux" || cell->type == "$_MUX_") &&
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||||
cell->getPort("\\A") == RTLIL::SigSpec(1, 1) && cell->getPort("\\B") == RTLIL::SigSpec(0, 1)) {
|
||||
if (mux_bool && cell->type.in("$mux", "$_MUX_") &&
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||||
cell->getPort("\\A") == State::S1 && cell->getPort("\\B") == State::S0) {
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||||
cover_list("opt.opt_expr.mux_invert", "$mux", "$_MUX_", cell->type.str());
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||||
log_debug("Replacing %s cell `%s' in module `%s' with inverter.\n", log_id(cell->type), log_id(cell), log_id(module));
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||||
cell->setPort("\\A", cell->getPort("\\S"));
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||||
|
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@ -1031,7 +1026,7 @@ void replace_const_cells(RTLIL::Design *design, RTLIL::Module *module, bool cons
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|||
goto next_cell;
|
||||
}
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||||
|
||||
if (consume_x && mux_bool && (cell->type == "$mux" || cell->type == "$_MUX_") && cell->getPort("\\A") == RTLIL::SigSpec(0, 1)) {
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||||
if (consume_x && mux_bool && cell->type.in("$mux", "$_MUX_") && cell->getPort("\\A") == State::S0) {
|
||||
cover_list("opt.opt_expr.mux_and", "$mux", "$_MUX_", cell->type.str());
|
||||
log_debug("Replacing %s cell `%s' in module `%s' with and-gate.\n", log_id(cell->type), log_id(cell), log_id(module));
|
||||
cell->setPort("\\A", cell->getPort("\\S"));
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||||
|
|
@ -1051,7 +1046,7 @@ void replace_const_cells(RTLIL::Design *design, RTLIL::Module *module, bool cons
|
|||
goto next_cell;
|
||||
}
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||||
|
||||
if (consume_x && mux_bool && (cell->type == "$mux" || cell->type == "$_MUX_") && cell->getPort("\\B") == RTLIL::SigSpec(1, 1)) {
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||||
if (consume_x && mux_bool && cell->type.in("$mux", "$_MUX_") && cell->getPort("\\B") == State::S1) {
|
||||
cover_list("opt.opt_expr.mux_or", "$mux", "$_MUX_", cell->type.str());
|
||||
log_debug("Replacing %s cell `%s' in module `%s' with or-gate.\n", log_id(cell->type), log_id(cell), log_id(module));
|
||||
cell->setPort("\\B", cell->getPort("\\S"));
|
||||
|
|
@ -1071,7 +1066,7 @@ void replace_const_cells(RTLIL::Design *design, RTLIL::Module *module, bool cons
|
|||
goto next_cell;
|
||||
}
|
||||
|
||||
if (mux_undef && (cell->type == "$mux" || cell->type == "$pmux")) {
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||||
if (mux_undef && cell->type.in("$mux", "$pmux")) {
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||||
RTLIL::SigSpec new_a, new_b, new_s;
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||||
int width = cell->getPort("\\A").size();
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||||
if ((cell->getPort("\\A").is_fully_undef() && cell->getPort("\\B").is_fully_undef()) ||
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||||
|
|
@ -1413,7 +1408,7 @@ void replace_const_cells(RTLIL::Design *design, RTLIL::Module *module, bool cons
|
|||
}
|
||||
|
||||
// simplify comparisons
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||||
if (do_fine && (cell->type == "$lt" || cell->type == "$ge" || cell->type == "$gt" || cell->type == "$le"))
|
||||
if (do_fine && cell->type.in("$lt", "$ge", "$gt", "$le"))
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||||
{
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||||
IdString cmp_type = cell->type;
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||||
SigSpec var_sig = cell->getPort("\\A");
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||||
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