mirror of https://github.com/YosysHQ/yosys.git
Fixed clock related parameter names for $memrd and $memwr in techlibs/simlib.v
This commit is contained in:
parent
af4444e5b9
commit
32dbf7752d
|
@ -799,8 +799,8 @@ parameter MEMID = "";
|
|||
parameter ABITS = 8;
|
||||
parameter WIDTH = 8;
|
||||
|
||||
parameter RD_CLK_ENABLE = 0;
|
||||
parameter RD_CLK_POLARITY = 0;
|
||||
parameter CLK_ENABLE = 0;
|
||||
parameter CLK_POLARITY = 0;
|
||||
|
||||
input CLK;
|
||||
input [ABITS-1:0] ADDR;
|
||||
|
@ -821,8 +821,8 @@ parameter MEMID = "";
|
|||
parameter ABITS = 8;
|
||||
parameter WIDTH = 8;
|
||||
|
||||
parameter RD_CLK_ENABLE = 0;
|
||||
parameter RD_CLK_POLARITY = 0;
|
||||
parameter CLK_ENABLE = 0;
|
||||
parameter CLK_POLARITY = 0;
|
||||
|
||||
input CLK, EN;
|
||||
input [ABITS-1:0] ADDR;
|
||||
|
|
Loading…
Reference in New Issue