From 0e7c55e2a73f47d7f179d434ba79dd9e2bf9045b Mon Sep 17 00:00:00 2001 From: Eddie Hung Date: Tue, 11 Feb 2020 11:38:49 -0800 Subject: [PATCH] Auto-generate .box/.lut files from specify blocks --- passes/techmap/abc9_ops.cc | 157 +++++++++--- techlibs/xilinx/Makefile.inc | 3 - techlibs/xilinx/abc9_model.v | 90 ++++++- techlibs/xilinx/abc9_xc7.box | 384 ---------------------------- techlibs/xilinx/abc9_xc7.lut | 15 -- techlibs/xilinx/abc9_xc7_nowide.lut | 10 - techlibs/xilinx/cells_sim.v | 73 +++++- techlibs/xilinx/synth_xilinx.cc | 2 +- 8 files changed, 268 insertions(+), 466 deletions(-) delete mode 100644 techlibs/xilinx/abc9_xc7.box delete mode 100644 techlibs/xilinx/abc9_xc7.lut delete mode 100644 techlibs/xilinx/abc9_xc7_nowide.lut diff --git a/passes/techmap/abc9_ops.cc b/passes/techmap/abc9_ops.cc index 52beae421..bbbbc45d0 100644 --- a/passes/techmap/abc9_ops.cc +++ b/passes/techmap/abc9_ops.cc @@ -23,9 +23,6 @@ #include "kernel/utils.h" #include "kernel/celltypes.h" -#define ABC9_FLOPS_BASE_ID 8000 -#define ABC9_DELAY_BASE_ID 9000 - USING_YOSYS_NAMESPACE PRIVATE_NAMESPACE_BEGIN @@ -269,7 +266,7 @@ void prep_xaiger(RTLIL::Module *module, bool dff) if (abc9_flop && !dff) continue; - if ((inst_module && inst_module->attributes.count("\\abc9_box_id")) || abc9_flop) { + if ((inst_module && inst_module->get_bool_attribute("\\abc9_box")) || abc9_flop) { auto r = box_ports.insert(cell->type); if (r.second) { // Make carry in the last PI, and carry out the last PO @@ -350,7 +347,7 @@ void prep_xaiger(RTLIL::Module *module, bool dff) log_assert(cell); RTLIL::Module* box_module = design->module(cell->type); - if (!box_module || (!box_module->attributes.count("\\abc9_box_id") && !box_module->get_bool_attribute("\\abc9_flop"))) + if (!box_module || (!box_module->get_bool_attribute("\\abc9_box") && !box_module->get_bool_attribute("\\abc9_flop"))) continue; cell->attributes["\\abc9_box_seq"] = box_count++; @@ -431,7 +428,6 @@ void prep_xaiger(RTLIL::Module *module, bool dff) void prep_delays(RTLIL::Design *design) { - std::set delays; pool flops; std::vector cells; dict>> requireds_cache; @@ -459,7 +455,7 @@ void prep_delays(RTLIL::Design *design) continue; // because all flop required times // will be captured in the flop box } - if (inst_module->attributes.count(ID(abc9_box_id))) + if (inst_module->attributes.count(ID(abc9_box))) continue; cells.emplace_back(cell); } @@ -481,13 +477,11 @@ void prep_delays(RTLIL::Design *design) continue; if (it->second.flags == 0) { int delay = it->second.as_int(); - delays.insert(delay); requireds.emplace_back(delay); } else for (const auto &tok : split_tokens(it->second.decode_string())) { int delay = atoi(tok.c_str()); - delays.insert(delay); requireds.push_back(delay); } } @@ -516,12 +510,13 @@ void prep_delays(RTLIL::Design *design) } } - int flops_id = ABC9_FLOPS_BASE_ID; + int abc9_box_id = design->scratchpad_get_int("abc9_ops.box_id"); std::stringstream ss; for (auto flop_module : flops) { int num_inputs = 0, num_outputs = 0; for (auto port_name : flop_module->ports) { auto wire = flop_module->wire(port_name); + log_assert(GetSize(wire) == 1); if (wire->port_input) num_inputs++; if (wire->port_output) num_outputs++; } @@ -529,11 +524,27 @@ void prep_delays(RTLIL::Design *design) auto r = flop_module->attributes.insert(ID(abc9_box_id)); if (r.second) - r.first->second = flops_id++; + r.first->second = ++abc9_box_id; ss << log_id(flop_module) << " " << r.first->second.as_int(); - ss << " 1 " << num_inputs+1 << " " << num_outputs << std::endl; + ss << " " << (flop_module->get_bool_attribute(ID::whitebox) ? "1" : "0"); + ss << " " << num_inputs+1 << " " << num_outputs << std::endl; + + ss << "#"; bool first = true; + for (auto port_name : flop_module->ports) { + auto wire = flop_module->wire(port_name); + if (!wire->port_input) + continue; + if (first) + first = false; + else + ss << " "; + ss << log_id(wire); + } + ss << " abc9_ff.Q" << std::endl; + + first = true; for (auto port_name : flop_module->ports) { auto wire = flop_module->wire(port_name); if (!wire->port_input) @@ -548,13 +559,7 @@ void prep_delays(RTLIL::Design *design) ss << " 0" << std::endl << std::endl; } design->scratchpad_set_string("abc9_ops.box_library.flops", ss.str()); - - ss.str(""); - for (const int d : delays) { - ss << "$__ABC9_DELAY@" << d << " " << ABC9_DELAY_BASE_ID + d << " 0 1 1" << std::endl; - ss << d << std::endl; - } - design->scratchpad_set_string("abc9_ops.box_library.delays", ss.str()); + design->scratchpad_set_int("abc9_ops.box_id", abc9_box_id); } void prep_lut(RTLIL::Design *design, int maxlut) @@ -610,22 +615,93 @@ void write_lut(RTLIL::Module *module, const std::string &dst) { ofs.close(); } -void prep_box(RTLIL::Design *design, const std::string &src) +void prep_box(RTLIL::Design *design) { std::stringstream ss; + ss << design->scratchpad_get_string("abc9_ops.box_library.flops", ss.str()); - // Since ABC can only accept one box file, we have to copy - // over the existing box file - if (src != "(null)") { - std::ifstream ifs(src); - log_assert(ifs.is_open()); - ss << ifs.rdbuf() << std::endl; - ifs.close(); + int abc9_box_id = design->scratchpad_get_int("abc9_ops.box_id"); + for (auto module : design->modules()) { + auto it = module->attributes.find(ID(abc9_box)); + if (it == module->attributes.end()) + continue; + module->attributes.erase(it); + log_assert(!module->attributes.count(ID(abc9_box_id))); + + dict, std::string> table; + std::vector inputs; + std::vector outputs; + for (auto port_name : module->ports) { + auto wire = module->wire(port_name); + if (wire->port_input) + for (int i = 0; i < GetSize(wire); i++) + inputs.emplace_back(wire, i); + if (wire->port_output) + for (int i = 0; i < GetSize(wire); i++) + outputs.emplace_back(wire, i); + } + for (auto cell : module->cells()) { + if (cell->type != ID($specify2)) + continue; + auto src = cell->getPort(ID(SRC)); + auto dst = cell->getPort(ID(DST)); + for (const auto &c : src.chunks()) + if (!c.wire->port_input) + log_error("Module '%s' contains specify cell '%s' where SRC '%s' is not a module input.\n", log_id(module), log_id(cell), log_signal(src)); + for (const auto &c : dst.chunks()) + if (!c.wire->port_output) + log_error("Module '%s' contains specify cell '%s' where DST '%s' is not a module output.\n", log_id(module), log_id(cell), log_signal(dst)); + int rise_max = cell->getParam(ID(T_RISE_MAX)).as_int(); + int fall_max = cell->getParam(ID(T_FALL_MAX)).as_int(); + int max = std::max(rise_max,fall_max); + for (auto s : src) + for (auto d : dst) { + auto r = table.insert(std::make_pair(s,d)); + log_assert(r.second); + r.first->second = std::to_string(max); + } + } + auto r = module->attributes.insert(ID(abc9_box_id)); + log_assert(r.second); + r.first->second = ++abc9_box_id; + ss << log_id(module) << " " << abc9_box_id; + ss << " " << (module->get_bool_attribute(ID::whitebox) ? "1" : "0"); + ss << " " << GetSize(inputs) << " " << GetSize(outputs) << std::endl; + bool first = true; + ss << "#"; + for (const auto &i : inputs) { + if (first) + first = false; + else + ss << " "; + if (GetSize(i.wire) == 1) + ss << log_id(i.wire); + else + ss << log_id(i.wire) << "[" << i.offset << "]"; + } + ss << std::endl; + for (const auto &o : outputs) { + first = true; + for (const auto &i : inputs) { + if (first) + first = false; + else + ss << " "; + ss << table.at(std::make_pair(i,o), "-"); + } + ss << " # "; + if (GetSize(o.wire) == 1) + ss << log_id(o.wire); + else + ss << log_id(o.wire) << "[" << o.offset << "]"; + ss << std::endl; + + } + ss << std::endl; } - ss << design->scratchpad_get_string("abc9_ops.box_library.flops", ss.str()); - ss << design->scratchpad_get_string("abc9_ops.box_library.delays", ss.str()); design->scratchpad_set_string("abc9_ops.box_library", ss.str()); + design->scratchpad_set_int("abc9_ops.box_id", abc9_box_id); } void write_box(RTLIL::Module *module, const std::string &dst) { @@ -1049,14 +1125,15 @@ struct Abc9OpsPass : public Pass { log(" process the '$holes' module to support clock-enable functionality.\n"); log("\n"); log(" -prep_lut \n"); - log(" pre-compute the lut library.\n"); + log(" pre-compute the lut library by analysing all modules marked with\n"); + log(" (* abc9_lut= *).\n"); log("\n"); log(" -write_lut \n"); log(" write the pre-computed lut library to .\n"); log("\n"); - log(" -prep_box \n"); - log(" pre-compute the box library. copy the existing box file from (skip\n"); - log(" if '(null)').\n"); + log(" -prep_box\n"); + log(" pre-compute the box library by analysing all modules marked with\n"); + log(" (* abc9_box *)\n"); log("\n"); log(" -write_box \n"); log(" write the pre-computed box library to .\n"); @@ -1077,11 +1154,12 @@ struct Abc9OpsPass : public Pass { bool prep_dff_mode = false; bool prep_xaiger_mode = false; bool prep_lut_mode = false; + bool prep_box_mode = false; bool reintegrate_mode = false; bool dff_mode = false; std::string write_lut_dst; int maxlut = 0; - std::string prep_box_src, write_box_dst; + std::string write_box_dst; size_t argidx; for (argidx = 1; argidx < args.size(); argidx++) { @@ -1119,9 +1197,8 @@ struct Abc9OpsPass : public Pass { rewrite_filename(write_lut_dst); continue; } - if (arg == "-prep_box" && argidx+1 < args.size()) { - prep_box_src = args[++argidx]; - rewrite_filename(prep_box_src); + if (arg == "-prep_box") { + prep_box_mode = true; continue; } if (arg == "-write_box" && argidx+1 < args.size()) { @@ -1141,7 +1218,7 @@ struct Abc9OpsPass : public Pass { } extra_args(args, argidx, design); - if (!(check_mode || mark_scc_mode || prep_delays_mode || prep_xaiger_mode || prep_dff_mode || prep_lut_mode || !prep_box_src.empty() || !write_lut_dst.empty() || !write_box_dst.empty() || reintegrate_mode)) + if (!(check_mode || mark_scc_mode || prep_delays_mode || prep_xaiger_mode || prep_dff_mode || prep_lut_mode || prep_box_mode || !write_lut_dst.empty() || !write_box_dst.empty() || reintegrate_mode)) log_cmd_error("At least one of -check, -mark_scc, -prep_{delays,xaiger,dff,lut,box}, -write_{lut,box}, -reintegrate must be specified.\n"); if (dff_mode && !prep_xaiger_mode) @@ -1153,8 +1230,8 @@ struct Abc9OpsPass : public Pass { prep_delays(design); if (prep_lut_mode) prep_lut(design, maxlut); - if (!prep_box_src.empty()) - prep_box(design, prep_box_src); + if (prep_box_mode) + prep_box(design); for (auto mod : design->selected_modules()) { if (mod->get_bool_attribute("\\abc9_holes")) diff --git a/techlibs/xilinx/Makefile.inc b/techlibs/xilinx/Makefile.inc index d07bae12a..9984290a6 100644 --- a/techlibs/xilinx/Makefile.inc +++ b/techlibs/xilinx/Makefile.inc @@ -57,9 +57,6 @@ $(eval $(call add_share_file,share/xilinx,techlibs/xilinx/xcu_dsp_map.v)) $(eval $(call add_share_file,share/xilinx,techlibs/xilinx/abc9_map.v)) $(eval $(call add_share_file,share/xilinx,techlibs/xilinx/abc9_unmap.v)) $(eval $(call add_share_file,share/xilinx,techlibs/xilinx/abc9_model.v)) -$(eval $(call add_share_file,share/xilinx,techlibs/xilinx/abc9_xc7.box)) -$(eval $(call add_share_file,share/xilinx,techlibs/xilinx/abc9_xc7.lut)) -$(eval $(call add_share_file,share/xilinx,techlibs/xilinx/abc9_xc7_nowide.lut)) $(eval $(call add_gen_share_file,share/xilinx,techlibs/xilinx/brams_init_36.vh)) $(eval $(call add_gen_share_file,share/xilinx,techlibs/xilinx/brams_init_32.vh)) diff --git a/techlibs/xilinx/abc9_model.v b/techlibs/xilinx/abc9_model.v index 782c53ab6..4373191ea 100644 --- a/techlibs/xilinx/abc9_model.v +++ b/techlibs/xilinx/abc9_model.v @@ -24,30 +24,49 @@ // Necessary to make these an atomic unit so that // ABC cannot optimise just one of the MUXF7 away // and expect to save on its delay -(* abc9_box_id = 3, lib_whitebox *) +(* abc9_box, lib_whitebox *) module \$__XILINX_MUXF78 (output O, input I0, I1, I2, I3, S0, S1); assign O = S1 ? (S0 ? I3 : I2) : (S0 ? I1 : I0); + specify + (I0 => O) = 294; + (I1 => O) = 297; + (I2 => O) = 311; + (I3 => O) = 317; + (S0 => O) = 390; + (S1 => O) = 273; + endspecify endmodule module \$__ABC9_FF_ (input D, output Q); endmodule -(* abc9_box_id = (9000+DELAY) *) +(* abc9_box *) module \$__ABC9_DELAY (input I, output O); parameter DELAY = 0; + specify + (I => O) = DELAY; + endspecify endmodule // Box to emulate async behaviour of FDC* -(* abc9_box_id = 1000, lib_whitebox *) +(* abc9_box, lib_whitebox *) module \$__ABC9_ASYNC0 (input A, S, output Y); assign Y = S ? 1'b0 : A; + specify + (A => Y) = 0; + (S => Y) = 764; + endspecify endmodule // Box to emulate async behaviour of FDP* -(* abc9_box_id = 1001, lib_whitebox *) +(* abc9_box, lib_whitebox *) module \$__ABC9_ASYNC1 (input A, S, output Y); assign Y = S ? 1'b1 : A; + specify + (A => Y) = 0; + (S => Y) = 764; + endspecify endmodule // Box to emulate comb/seq behaviour of RAM{32,64} and SRL{16,32} @@ -56,12 +75,29 @@ endmodule // is only committed on the next clock edge). // To model the combinatorial path, such cells have to be split // into comb and seq parts, with this box modelling only the former. -(* abc9_box_id=2000 *) +(* abc9_box *) module \$__ABC9_LUT6 (input A, input [5:0] S, output Y); + specify + (S[0] => Y) = 642; + (S[1] => Y) = 631; + (S[2] => Y) = 472; + (S[3] => Y) = 407; + (S[4] => Y) = 238; + (S[5] => Y) = 127; + endspecify endmodule // Box to emulate comb/seq behaviour of RAM128 -(* abc9_box_id=2001 *) +(* abc9_box *) module \$__ABC9_LUT7 (input A, input [6:0] S, output Y); + specify + (S[0] => Y) = 1028; + (S[1] => Y) = 1017; + (S[2] => Y) = 858; + (S[3] => Y) = 793; + (S[4] => Y) = 624; + (S[5] => Y) = 513; + (S[6] => Y) = 464; + endspecify endmodule // Boxes used to represent the comb behaviour of various modes @@ -77,9 +113,43 @@ module __NAME__ ( input [47:0] $PCOUT, output [47:0] P, output [47:0] PCOUT); -endmodule """ -(* abc9_box_id=3000 *) `ABC9_DSP48E1($__ABC9_DSP48E1_MULT) -(* abc9_box_id=3001 *) `ABC9_DSP48E1($__ABC9_DSP48E1_MULT_DPORT) -(* abc9_box_id=3002 *) `ABC9_DSP48E1($__ABC9_DSP48E1) +(* abc9_box *) `ABC9_DSP48E1($__ABC9_DSP48E1_MULT) + specify + ($A *> P) = 2823; + ($B *> P) = 2690; + ($C *> P) = 1325; + ($P *> P) = 0; + ($A *> PCOUT) = 2970; + ($B *> PCOUT) = 2838; + ($C *> PCOUT) = 1474; + ($PCOUT *> PCOUT) = 0; + endspecify +endmodule +(* abc9_box *) `ABC9_DSP48E1($__ABC9_DSP48E1_MULT_DPORT) + specify + ($A *> P) = 3806; + ($B *> P) = 2690; + ($C *> P) = 1325; + ($D *> P) = 3700; + ($P *> P) = 0; + ($A *> PCOUT) = 3954; + ($B *> PCOUT) = 2838; + ($C *> PCOUT) = 1474; + ($D *> PCOUT) = 3700; + ($PCOUT *> PCOUT) = 0; + endspecify +endmodule +(* abc9_box *) `ABC9_DSP48E1($__ABC9_DSP48E1) + specify + ($A *> P) = 1523; + ($B *> P) = 1509; + ($C *> P) = 1325; + ($P *> P) = 0; + ($A *> PCOUT) = 1671; + ($B *> PCOUT) = 1658; + ($C *> PCOUT) = 1474; + ($PCOUT *> PCOUT) = 0; + endspecify +endmodule `undef ABC9_DSP48E1 diff --git a/techlibs/xilinx/abc9_xc7.box b/techlibs/xilinx/abc9_xc7.box deleted file mode 100644 index 48d492801..000000000 --- a/techlibs/xilinx/abc9_xc7.box +++ /dev/null @@ -1,384 +0,0 @@ -# Max delays from https://github.com/SymbiFlow/prjxray-db/blob/34ea6eb08a63d21ec16264ad37a0a7b142ff6031/artix7/timings/CLBLL_L.sdf -# https://github.com/SymbiFlow/prjxray-db/blob/23c8b0851f979f0799318eaca90174413a46b257/artix7/timings/slicel.sdf - -# NB: Box inputs/outputs must each be in the same order -# as their corresponding module definition -# (with exceptions detailed below) - -# Box 1 : MUXF7 -# Max delays from: https://github.com/SymbiFlow/prjxray-db/blob/34ea6eb08a63d21ec16264ad37a0a7b142ff6031/artix7/timings/CLBLL_L.sdf#L451-L453 -# name ID w/b ins outs -MUXF7 1 1 3 1 -#I0 I1 S0 -204 208 286 # O - -# Box 2 : MUXF8 -# Max delays from: https://github.com/SymbiFlow/prjxray-db/blob/34ea6eb08a63d21ec16264ad37a0a7b142ff6031/artix7/timings/CLBLL_L.sdf#L462-L464 -# name ID w/b ins outs -MUXF8 2 1 3 1 -#I0 I1 S0 -104 94 273 # O - -# Box 3 : $__MUXF78 -# (private cell used to preserve 2xMUXF7 + 1xMUXF8 -# an atomic unit so that ABC cannot optimise just -# one of the MUXF7 away and expect to save on its -# delay, since MUXF8 is only reachable through an -# MUXF7) -# name ID w/b ins outs -$__MUXF78 3 1 6 1 -#I0 I1 I2 I3 S0 S1 -294 297 311 317 390 273 # O - -# Box 4 : CARRY4 + CARRY4_[ABCD]X -# (Exception: carry chain input/output must be the -# last input and output and the entire bus has been -# moved there overriding the otherwise -# alphabetical ordering) -# Max delays from: https://github.com/SymbiFlow/prjxray-db/blob/34ea6eb08a63d21ec16264ad37a0a7b142ff6031/artix7/timings/CLBLL_L.sdf#L11-L46 -# name ID w/b ins outs -CARRY4 4 1 10 8 -#CYINIT DI0 DI1 DI2 DI3 S0 S1 S2 S3 CI -482 - - - - 223 - - - 222 # O0 -598 407 - - - 400 205 - - 334 # O1 -584 556 537 - - 523 558 226 - 239 # O2 -642 615 596 438 - 582 618 330 227 313 # O3 -536 379 - - - 340 - - - 271 # CO0 -494 465 445 - - 433 469 - - 157 # CO1 -592 540 520 356 - 512 548 292 - 228 # CO2 -580 526 507 398 385 508 528 378 380 114 # CO3 - -# Box 1000 : $__ABC9_ASYNC0 -# (private cell to emulate async behaviour of FDC*) -# name ID w/b ins outs -$__ABC9_ASYNC0 1000 1 2 1 -#A S -0 764 # Y - -# Box 1001 : $__ABC9_ASYNC1 -# (private cell to emulate async behaviour of FDP*) -# name ID w/b ins outs -$__ABC9_ASYNC1 1001 1 2 1 -#A S -0 764 # Y - -# Box 2000 : $__ABC9_LUT6 -# (private cell to emulate async behaviour of LUTRAMs) -# SLICEM/A6LUT -# name ID w/b ins outs -$__ABC9_LUT6 2000 0 7 1 -#A S0 S1 S2 S3 S4 S5 -0 642 631 472 407 238 127 # Y - -# Box 2001 : $__ABC9_LUT6 -# (private cell to emulate async behaviour of LUTRAMs) -# name ID w/b ins outs -$__ABC9_LUT7 2001 0 8 1 -#A S0 S1 S2 S3 S4 S5 S6 -0 1047 1036 877 812 643 532 478 # Y - -# Box 3000 : $__ABC9_DSP48E1_MULT -# (private cell to emulate comb behaviour of a DSP48E1 mode) -# name ID w/b ins outs -$__ABC9_DSP48E1_MULT 3000 0 265 96 -#A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 A13 A14 A15 A16 A17 A18 A19 A20 A21 A22 A23 A24 A25 A26 A27 A28 A29 B0 B1 B2 B3 B4 B5 B6 B7 B8 B9 B10 B11 B12 B13 B14 B15 B16 B17 C0 C1 C2 C3 C4 C5 C6 C7 C8 C9 C10 C11 C12 C13 C14 C15 C16 C17 C18 C19 C20 C21 C22 C23 C24 C25 C26 C27 C28 C29 C30 C31 C32 C33 C34 C35 C36 C37 C38 C39 C40 C41 C42 C43 C44 C45 C46 C47 D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 D10 D11 D12 D13 D14 D15 D16 D17 D18 D19 D20 D21 D22 D23 D24 P0 P1 P2 P3 P4 P5 P6 P7 P8 P9 P10 P11 P12 P13 P14 P15 P16 P17 P18 P19 P20 P21 P22 P23 P24 P25 P26 P27 P28 P29 P30 P31 P32 P33 P34 P35 P36 P37 P38 P39 P40 P41 P42 P43 P44 P45 P46 P47 PCIN0 PCIN1 PCIN2 PCIN3 PCIN4 PCIN5 PCIN6 PCIN7 PCIN8 PCIN9 PCIN10 PCIN11 PCIN12 PCIN13 PCIN14 PCIN15 PCIN16 PCIN17 PCIN18 PCIN19 PCIN20 PCIN21 PCIN22 PCIN23 PCIN24 PCIN25 PCIN26 PCIN27 PCIN28 PCIN29 PCIN30 PCIN31 PCIN32 PCIN33 PCIN34 PCIN35 PCIN36 PCIN37 PCIN38 PCIN39 PCIN40 PCIN41 PCIN42 PCIN43 PCIN44 PCIN45 PCIN46 PCIN47 PCOUT0 PCOUT1 PCOUT2 PCOUT3 PCOUT4 PCOUT5 PCOUT6 PCOUT7 PCOUT8 PCOUT9 PCOUT10 PCOUT11 PCOUT12 PCOUT13 PCOUT14 PCOUT15 PCOUT16 PCOUT17 PCOUT18 PCOUT19 PCOUT20 PCOUT21 PCOUT22 PCOUT23 PCOUT24 PCOUT25 PCOUT26 PCOUT27 PCOUT28 PCOUT29 PCOUT30 PCOUT31 PCOUT32 PCOUT33 PCOUT34 PCOUT35 PCOUT36 PCOUT37 PCOUT38 PCOUT39 PCOUT40 PCOUT41 PCOUT42 PCOUT43 PCOUT44 PCOUT45 PCOUT46 PCOUT47 -2823 2823 2823 2823 2823 2823 2823 2823 2823 2823 2823 2823 2823 2823 2823 2823 2823 2823 2823 2823 2823 2823 2823 2823 2823 2823 2823 2823 2823 2823 2690 2690 2690 2690 2690 2690 2690 2690 2690 2690 2690 2690 2690 2690 2690 2690 2690 2690 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 - - - - - - - - - - - - - - - - - - - - - - - - - 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 # P0 -2823 2823 2823 2823 2823 2823 2823 2823 2823 2823 2823 2823 2823 2823 2823 2823 2823 2823 2823 2823 2823 2823 2823 2823 2823 2823 2823 2823 2823 2823 2690 2690 2690 2690 2690 2690 2690 2690 2690 2690 2690 2690 2690 2690 2690 2690 2690 2690 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 - - - - - - - - - - - - - - - - - - - - - - - - - 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 # P1 -2823 2823 2823 2823 2823 2823 2823 2823 2823 2823 2823 2823 2823 2823 2823 2823 2823 2823 2823 2823 2823 2823 2823 2823 2823 2823 2823 2823 2823 2823 2690 2690 2690 2690 2690 2690 2690 2690 2690 2690 2690 2690 2690 2690 2690 2690 2690 2690 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 1325 - - - - - - - - - - - - - - - - - - - - - - - - - 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 1107 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 # 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I1 : I0; + specify + // Max delays from: https://github.com/SymbiFlow/prjxray-db/blob/34ea6eb08a63d21ec16264ad37a0a7b142ff6031/artix7/timings/CLBLL_L.sdf#L462-L464 + (I0 => O) = 104; + (I1 => O) = 94; + (S => O) = 273; + endspecify endmodule module MUXF9(output O, input I0, I1, S); @@ -336,7 +348,7 @@ module XORCY(output O, input CI, LI); assign O = CI ^ LI; endmodule -(* abc9_box_id = 4, lib_whitebox *) +(* abc9_box, lib_whitebox *) module CARRY4( (* abc9_carry *) output [3:0] CO, @@ -351,6 +363,61 @@ module CARRY4( assign CO[1] = S[1] ? CO[0] : DI[1]; assign CO[2] = S[2] ? CO[1] : DI[2]; assign CO[3] = S[3] ? CO[2] : DI[3]; + specify + // https://github.com/SymbiFlow/prjxray-db/blob/34ea6eb08a63d21ec16264ad37a0a7b142ff6031/artix7/timings/CLBLL_L.sdf#L11-L46 + (CYINIT => O[0]) = 482; + (S[0] => O[0]) = 223; + (CI => O[0]) = 222; + (CYINIT => O[1]) = 598; + (DI[0] => O[1]) = 407; + (S[0] => O[1]) = 400; + (S[1] => O[1]) = 205; + (CI => O[1]) = 334; + (CYINIT => O[2]) = 584; + (DI[0] => O[2]) = 556; + (DI[1] => O[2]) = 537; + (S[0] => O[2]) = 523; + (S[1] => O[2]) = 558; + (S[2] => O[2]) = 226; + (CI => O[2]) = 239; + (CYINIT => O[3]) = 642; + (DI[0] => O[3]) = 615; + (DI[1] => O[3]) = 596; + (DI[2] => O[3]) = 438; + (S[0] => O[3]) = 582; + (S[1] => O[3]) = 618; + (S[2] => O[3]) = 330; + (S[3] => O[3]) = 227; + (CI => O[3]) = 313; + (CYINIT => CO[0]) = 536; + (DI[0] => CO[0]) = 379; + (S[0] => CO[0]) = 340; + (CI => CO[0]) = 271; + (CYINIT => CO[1]) = 494; + (DI[0] => CO[1]) = 465; + (DI[1] => CO[1]) = 445; + (S[0] => CO[1]) = 433; + (S[1] => CO[1]) = 469; + (CI => CO[1]) = 157; + (CYINIT => CO[2]) = 592; + (DI[0] => CO[2]) = 540; + (DI[1] => CO[2]) = 520; + (DI[2] => CO[2]) = 356; + (S[0] => CO[2]) = 512; + (S[1] => CO[2]) = 548; + (S[2] => CO[2]) = 292; + (CI => CO[2]) = 228; + (CYINIT => CO[3]) = 580; + (DI[0] => CO[3]) = 526; + (DI[1] => CO[3]) = 507; + (DI[2] => CO[3]) = 398; + (DI[3] => CO[3]) = 385; + (S[0] => CO[3]) = 508; + (S[1] => CO[3]) = 528; + (S[2] => CO[3]) = 378; + (S[3] => CO[3]) = 380; + (CI => CO[3]) = 114; + endspecify endmodule module CARRY8( diff --git a/techlibs/xilinx/synth_xilinx.cc b/techlibs/xilinx/synth_xilinx.cc index db39330ae..4011e09b0 100644 --- a/techlibs/xilinx/synth_xilinx.cc +++ b/techlibs/xilinx/synth_xilinx.cc @@ -619,7 +619,7 @@ struct SynthXilinxPass : public ScriptPass if (dff_mode) techmap_args += " -D DFF_MODE"; run("techmap " + techmap_args); - run("read_verilog -icells -lib +/xilinx/abc9_model.v"); + run("read_verilog -icells -specify -lib +/xilinx/abc9_model.v"); std::string abc9_opts = " -box +/xilinx/abc9_xc7.box"; auto k = stringf("synth_xilinx.abc9.%s.W", family.c_str()); if (active_design->scratchpad.count(k))