mirror of https://github.com/YosysHQ/yosys.git
Added RTLIL::Design::modules()
This commit is contained in:
parent
10e5791c5e
commit
0bd8fafbd2
|
@ -340,6 +340,7 @@ struct RTLIL::Selection
|
|||
|
||||
struct RTLIL::Design
|
||||
{
|
||||
int refcount_modules_;
|
||||
std::map<RTLIL::IdString, RTLIL::Module*> modules_;
|
||||
|
||||
std::vector<RTLIL::Selection> selection_stack;
|
||||
|
@ -348,6 +349,8 @@ struct RTLIL::Design
|
|||
|
||||
~Design();
|
||||
|
||||
RTLIL::ObjRange<RTLIL::Module*> modules() { return RTLIL::ObjRange<RTLIL::Module*>(&modules_, &refcount_modules_); }
|
||||
|
||||
void check();
|
||||
void optimize();
|
||||
|
||||
|
|
Loading…
Reference in New Issue