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more cells in ice40 cell library
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06ce496f8d
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@ -1,12 +1,293 @@
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module SB_LUT4(output O, input I0, I1, I2, I3);
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parameter [15:0] INIT = 0;
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wire [ 7: 0] s3 = I3 ? INIT[15: 8] : INIT[ 7: 0];
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||||
wire [ 3: 0] s2 = I2 ? s3[ 7: 4] : s3[ 3: 0];
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||||
wire [ 1: 0] s1 = I1 ? s2[ 3: 2] : s2[ 1: 0];
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||||
assign O = I0 ? s1[1] : s1[0];
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// SiliconBlue IO Cells
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module SB_IO (
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inout PACKAGE_PIN,
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input LATCH_INPUT_VALUE,
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input CLOCK_ENABLE,
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input INPUT_CLK,
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||||
input OUTPUT_CLK,
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||||
input OUTPUT_ENABLE,
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||||
input D_OUT_0,
|
||||
input D_OUT_1,
|
||||
output D_IN_0,
|
||||
output D_IN_1
|
||||
);
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parameter [5:0] PIN_TYPE = 6'b000000;
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||||
parameter [0:0] PULLUP = 1'b0;
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||||
parameter [0:0] NEG_TRIGGER = 1'b0;
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parameter IO_STANDARD = "SB_LVCMOS";
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/* TBD */
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endmodule
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module SB_DFF (output reg Q, input C, D);
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always @(posedge C)
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Q <= D;
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module SB_GB_IO (
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inout PACKAGE_PIN,
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output GLOBAL_BUFFER_OUTPUT,
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||||
input LATCH_INPUT_VALUE,
|
||||
input CLOCK_ENABLE,
|
||||
input INPUT_CLK,
|
||||
input OUTPUT_CLK,
|
||||
input OUTPUT_ENABLE,
|
||||
input D_OUT_0,
|
||||
input D_OUT_1,
|
||||
output D_IN_0,
|
||||
output D_IN_1
|
||||
);
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||||
parameter [5:0] PIN_TYPE = 6'b000000;
|
||||
parameter [0:0] PULLUP = 1'b0;
|
||||
parameter [0:0] NEG_TRIGGER = 1'b0;
|
||||
parameter IO_STANDARD = "SB_LVCMOS";
|
||||
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||||
assign GLOBAL_BUFFER_OUTPUT = PACKAGE_PIN;
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||||
SB_IO #(
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||||
.PIN_TYPE(PIN_TYPE),
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.PULLUP(PULLUP),
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||||
.NEG_TRIGGER(NEG_TRIGGER),
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||||
.IO_STANDARD(IO_STANDARD)
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||||
) IO (
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.PACKAGE_PIN(PACKAGE_PIN),
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||||
.LATCH_INPUT_VALUE(LATCH_INPUT_VALUE),
|
||||
.CLOCK_ENABLE(CLOCK_ENABLE),
|
||||
.INPUT_CLK(INPUT_CLK),
|
||||
.OUTPUT_CLK(OUTPUT_CLK),
|
||||
.OUTPUT_ENABLE(OUTPUT_ENABLE),
|
||||
.D_OUT_0(D_OUT_0),
|
||||
.D_OUT_1(D_OUT_1),
|
||||
.D_IN_0(D_IN_0),
|
||||
.D_IN_1(D_IN_1)
|
||||
);
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endmodule
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||||
module SB_GB (
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input USER_SIGNAL_TO_GLOBAL_BUFFER,
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||||
output GLOBAL_BUFFER_OUTPUT
|
||||
);
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||||
assign GLOBAL_BUFFER_OUTPUT = USER_SIGNAL_TO_GLOBAL_BUFFER;
|
||||
endmodule
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// SiliconBlue Logic Cells
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module SB_LUT4 (output O, input I0, I1, I2, I3);
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||||
parameter [15:0] INIT = 0;
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||||
wire [7:0] s3 = I3 ? INIT[15:8] : INIT[7:0];
|
||||
wire [3:0] s2 = I2 ? s3[ 7:4] : s3[3:0];
|
||||
wire [1:0] s1 = I1 ? s2[ 3:2] : s2[1:0];
|
||||
assign O = I0 ? s1[1] : s1[0];
|
||||
endmodule
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||||
module SB_CARRY (output CO, input I0, I1, CI);
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||||
assign CO = (I0 && I1) || ((I0 || I1) && CI);
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endmodule
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// Positive Edge SiliconBlue FF Cells
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module SB_DFF (output reg Q, input C, D);
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||||
always @(posedge C)
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||||
Q <= D;
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||||
endmodule
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module SB_DFFE (output reg Q, input C, E, D);
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always @(posedge C)
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||||
if (E)
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||||
Q <= D;
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||||
endmodule
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module SB_DFFSR (output reg Q, input C, R, D);
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always @(posedge C)
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||||
if (R)
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Q <= 0;
|
||||
else
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||||
Q <= D;
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||||
endmodule
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module SB_DFFR (output reg Q, input C, R, D);
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always @(posedge C, posedge R)
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||||
if (R)
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||||
Q <= 0;
|
||||
else
|
||||
Q <= D;
|
||||
endmodule
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||||
module SB_DFFSS (output reg Q, input C, S, D);
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||||
always @(posedge C)
|
||||
if (S)
|
||||
Q <= 1;
|
||||
else
|
||||
Q <= D;
|
||||
endmodule
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||||
module SB_DFFS (output reg Q, input C, S, D);
|
||||
always @(posedge C, posedge S)
|
||||
if (S)
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||||
Q <= 1;
|
||||
else
|
||||
Q <= D;
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||||
endmodule
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module SB_DFFESR (output reg Q, input C, E, R, D);
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||||
always @(posedge C)
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||||
if (E) begin
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||||
if (R)
|
||||
Q <= 0;
|
||||
else
|
||||
Q <= D;
|
||||
end
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||||
endmodule
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||||
module SB_DFFER (output reg Q, input C, E, R, D);
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||||
always @(posedge C, posedge R)
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||||
if (R)
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||||
Q <= 0;
|
||||
else if (E)
|
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Q <= D;
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||||
endmodule
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module SB_DFFESS (output reg Q, input C, E, S, D);
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||||
always @(posedge C)
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||||
if (E) begin
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||||
if (S)
|
||||
Q <= 1;
|
||||
else
|
||||
Q <= D;
|
||||
end
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||||
endmodule
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module SB_DFFES (output reg Q, input C, E, S, D);
|
||||
always @(posedge C, posedge S)
|
||||
if (S)
|
||||
Q <= 1;
|
||||
else if (E)
|
||||
Q <= D;
|
||||
endmodule
|
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// Negative Edge SiliconBlue FF Cells
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module SB_DFFN (output reg Q, input C, D);
|
||||
always @(negedge C)
|
||||
Q <= D;
|
||||
endmodule
|
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||||
module SB_DFFNE (output reg Q, input C, E, D);
|
||||
always @(negedge C)
|
||||
if (E)
|
||||
Q <= D;
|
||||
endmodule
|
||||
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||||
module SB_DFFNSR (output reg Q, input C, R, D);
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||||
always @(negedge C)
|
||||
if (R)
|
||||
Q <= 0;
|
||||
else
|
||||
Q <= D;
|
||||
endmodule
|
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||||
module SB_DFFNR (output reg Q, input C, R, D);
|
||||
always @(negedge C, posedge R)
|
||||
if (R)
|
||||
Q <= 0;
|
||||
else
|
||||
Q <= D;
|
||||
endmodule
|
||||
|
||||
module SB_DFFNSS (output reg Q, input C, S, D);
|
||||
always @(negedge C)
|
||||
if (S)
|
||||
Q <= 1;
|
||||
else
|
||||
Q <= D;
|
||||
endmodule
|
||||
|
||||
module SB_DFFNS (output reg Q, input C, S, D);
|
||||
always @(negedge C, posedge S)
|
||||
if (S)
|
||||
Q <= 1;
|
||||
else
|
||||
Q <= D;
|
||||
endmodule
|
||||
|
||||
module SB_DFFNESR (output reg Q, input C, E, R, D);
|
||||
always @(negedge C)
|
||||
if (E) begin
|
||||
if (R)
|
||||
Q <= 0;
|
||||
else
|
||||
Q <= D;
|
||||
end
|
||||
endmodule
|
||||
|
||||
module SB_DFFNER (output reg Q, input C, E, R, D);
|
||||
always @(negedge C, posedge R)
|
||||
if (R)
|
||||
Q <= 0;
|
||||
else if (E)
|
||||
Q <= D;
|
||||
endmodule
|
||||
|
||||
module SB_DFFNESS (output reg Q, input C, E, S, D);
|
||||
always @(negedge C)
|
||||
if (E) begin
|
||||
if (S)
|
||||
Q <= 1;
|
||||
else
|
||||
Q <= D;
|
||||
end
|
||||
endmodule
|
||||
|
||||
module SB_DFFNES (output reg Q, input C, E, S, D);
|
||||
always @(negedge C, posedge S)
|
||||
if (S)
|
||||
Q <= 1;
|
||||
else if (E)
|
||||
Q <= D;
|
||||
endmodule
|
||||
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// Packed IceStorm Logic Cells
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||||
module ICESTORM_CARRYCONST (output O);
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||||
parameter [0:0] CARRYCONST = 0;
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||||
assign O = CARRYCONST;
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||||
endmodule
|
||||
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||||
module ICESTORM_LC (
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input I0, I1, I2, I3, CIN, CLK, CEN, SR,
|
||||
output O, COUT
|
||||
);
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||||
parameter [15:0] LUT_INIT = 0;
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||||
parameter [0:0] NEG_CLK = 0;
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||||
parameter [0:0] CARRY_ENABLE = 0;
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||||
parameter [0:0] DFF_ENABLE = 0;
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||||
parameter [0:0] SET_NORESET = 0;
|
||||
parameter [0:0] ASYNC_SR = 0;
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||||
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||||
wire COUT = CARRY_ENABLE ? (I1 && I2) || ((I1 || I2) && CIN) : 1'bx;
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||||
wire [7:0] lut_s3 = I3 ? LUT_INIT[15:8] : LUT_INIT[7:0];
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||||
wire [3:0] lut_s2 = I2 ? lut_s3[ 7:4] : lut_s3[3:0];
|
||||
wire [1:0] lut_s1 = I1 ? lut_s2[ 3:2] : lut_s2[1:0];
|
||||
wire lut_o = I0 ? lut_s1[ 1] : lut_s1[ 0];
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||||
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||||
wire polarized_clk;
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||||
assign polarized_clk = CLK ^ NEG_CLK;
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||||
wire filtered_cen, filtered_sr;
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||||
assign filtered_cen = CEN === 1'bz ? 1'b1 : CEN;
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||||
assign filtered_sr = SR === 1'bz ? 1'b0 : SR;
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||||
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||||
reg o_reg;
|
||||
always @(posedge polarized_clk)
|
||||
if (filtered_cen)
|
||||
o_reg <= filtered_sr ? SET_NORESET : lut_o;
|
||||
|
||||
reg o_reg_async;
|
||||
always @(posedge polarized_clk, posedge filtered_sr)
|
||||
if (filtered_sr)
|
||||
o_reg <= SET_NORESET;
|
||||
else if (filtered_cen)
|
||||
o_reg <= lut_o;
|
||||
|
||||
assign O = DFF_ENABLE ? ASYNC_SR ? o_reg_async : o_reg : lut_o;
|
||||
endmodule
|
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