mirror of https://github.com/YosysHQ/yosys.git
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Tcl
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yosys read_verilog tcl_apis.v
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if {[rtlil::get_attr -string -mod top foo] != "bar"} {
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error "bad top module attribute"
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}
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if {[rtlil::get_attr -bool top w dont_touch] != 1} {
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error "bad w wire attribute"
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}
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if {[rtlil::get_param -int top inst PARAM] != 4} {
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error "bad parameter"
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}
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rtlil::set_attr -true -mod top marked
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yosys select -assert-any A:marked
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