yosys/tests/xilinx/latches.v

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372 B
Coq
Raw Normal View History

2019-09-27 14:50:20 -05:00
module latchp
2019-09-10 00:08:03 -05:00
( input d, clk, en, output reg q );
2019-09-27 14:50:20 -05:00
always @*
if ( en )
q <= d;
endmodule
module latchn
2019-09-10 00:08:03 -05:00
( input d, clk, en, output reg q );
2019-09-27 14:50:20 -05:00
always @*
if ( !en )
q <= d;
endmodule
module latchsr
2019-09-10 00:08:03 -05:00
( input d, clk, en, clr, pre, output reg q );
2019-09-27 14:50:20 -05:00
always @*
if ( clr )
q <= 1'b0;
else if ( pre )
q <= 1'b1;
else if ( en )
q <= d;
endmodule