yosys/tests/verilog/param_no_default_not_svmode.ys

logger -expect-no-warnings
read_verilog -sv <<EOF
module Module;
    parameter X;
endmodule
EOF

design -reset

logger -expect-no-warnings
read_verilog -sv <<EOF
module Module #(
    parameter X
);
endmodule
EOF

design -reset

logger -expect error "Parameter defaults can only be omitted in SystemVerilog mode!" 1
read_verilog <<EOF
module Module #(
    parameter X
);
endmodule
EOF