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Verilog

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/* Generated by Yosys 0.22 (git sha1 f109fa3d4c5, gcc 8.3.1 -fPIC -Os) */
module caravel(vddio, vddio_2, vssio, vssio_2, vdda, vssa, vccd, vssd, vdda1, vdda1_2, vdda2, vssa1, vssa1_2, vssa2, vccd1, vccd2, vssd1, vssd2, gpio, mprj_io, clock
, resetb, flash_csb, flash_clk, flash_io0, flash_io1);
input clock;
wire clock;
wire clock_core;
output flash_clk;
wire flash_clk;
wire flash_clk_frame;
wire flash_clk_ieb;
wire flash_clk_oeb;
output flash_csb;
wire flash_csb;
wire flash_csb_frame;
wire flash_csb_ieb;
wire flash_csb_oeb;
inout flash_io0;
wire flash_io0;
wire flash_io0_di;
wire flash_io0_do;
wire flash_io0_ieb;
wire flash_io0_oeb;
inout flash_io1;
wire flash_io1;
wire flash_io1_di;
wire flash_io1_do;
wire flash_io1_ieb;
wire flash_io1_oeb;
inout gpio;
wire gpio;
wire gpio_in_core;
wire gpio_inenb_core;
wire gpio_mode0_core;
wire gpio_mode1_core;
wire gpio_out_core;
wire gpio_outenb_core;
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wire [37:0] mprj_io;
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wire \mprj_io_analog_en[16] ;
wire \mprj_io_analog_en[17] ;
wire \mprj_io_analog_en[18] ;
wire \mprj_io_analog_en[19] ;
wire \mprj_io_analog_en[1] ;
wire \mprj_io_analog_en[20] ;
wire \mprj_io_analog_en[21] ;
wire \mprj_io_analog_en[22] ;
wire \mprj_io_analog_en[23] ;
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wire \mprj_io_analog_en[27] ;
wire \mprj_io_analog_en[28] ;
wire \mprj_io_analog_en[29] ;
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