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# Created by write_sdc
# Mon Nov 15 10:50:21 2021
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current_design mprj2_logic_high
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# Timing Constraints
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create_clock -name __VIRTUAL_CLK__ -period 10.0000 
set_clock_uncertainty 0.2500 __VIRTUAL_CLK__
set_output_delay 2.0000 -clock [get_clocks {__VIRTUAL_CLK__}] -add_delay [get_ports {HI}]
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# Environment
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set_load -pin_load 0.0334 [get_ports {HI}]
set_timing_derate -early 0.9500
set_timing_derate -late 1.0500
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# Design Rules
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set_max_fanout 5.0000 [current_design]