diff --git a/verilog/rtl/caravel.v b/verilog/rtl/caravel.v
index 124bcf3b..3d039a4a 100644
--- a/verilog/rtl/caravel.v
+++ b/verilog/rtl/caravel.v
@@ -487,7 +487,8 @@ module caravel (
 	.user_irq_ena(user_irq_ena),
 	.la_data_out_core(la_data_out_user),
 	.la_data_out_mprj(la_data_out_mprj),
-	.la_data_in_core(la_data_in_mprj),
+	.la_data_in_core(la_data_in_user),
+	.la_data_in_mprj(la_data_in_mprj),
 	.la_oenb_mprj(la_oenb_mprj),
 	.la_iena_mprj(la_iena_mprj),
 
diff --git a/verilog/rtl/chip_io.v b/verilog/rtl/chip_io.v
index bb3caccf..3659cad7 100644
--- a/verilog/rtl/chip_io.v
+++ b/verilog/rtl/chip_io.v
@@ -396,7 +396,7 @@ module chip_io(
 		.VSSA(vssa2),
 		.VSWITCH(vddio),
 		.VDDA(vdda2),
-		.VCCD(vccd2),
+		.VCCD(vccd),
 		.VCCHIB(vccd)
 `else
 		.VCCHIB()
diff --git a/verilog/rtl/chip_io_alt.v b/verilog/rtl/chip_io_alt.v
index 8c80dddd..a283544e 100644
--- a/verilog/rtl/chip_io_alt.v
+++ b/verilog/rtl/chip_io_alt.v
@@ -453,11 +453,11 @@ module chip_io_alt #(
 		.VSSIO_Q(vssio_q),
 		.AMUXBUS_A(analog_a),
 		.AMUXBUS_B(analog_b),
-		.VSSD(vssd1),
+		.VSSD(vssd),
 		.VSSA(vssa1),
 		.VSWITCH(vddio),
 		.VDDA(vdda1),
-		.VCCD(vccd1),
+		.VCCD(vccd),
 		.VCCHIB(vccd)
 `else
 		.VCCHIB()
@@ -471,11 +471,11 @@ module chip_io_alt #(
 		.VSSIO_Q(vssio_q),
 		.AMUXBUS_A(analog_a),
 		.AMUXBUS_B(analog_b),
-		.VSSD(vssd2),
+		.VSSD(vssd),
 		.VSSA(vssa2),
 		.VSWITCH(vddio),
 		.VDDA(vdda2),
-		.VCCD(vccd2),
+		.VCCD(vccd),
 		.VCCHIB(vccd)
 `else
 		.VCCHIB()