caravel/verilog/gl/caravel.v

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/* Generated by Yosys 0.9+4052 (git sha1 d061b0e, gcc 8.3.1 -fPIC -Os) */
2021-11-18 17:35:11 -06:00
module caravel(vddio, vddio_2, vssio, vssio_2, vdda, vssa, vccd, vssd, vdda1, vdda1_2, vdda2, vssa1, vssa1_2, vssa2, vccd1, vccd2, vssd1, vssd2, gpio, mprj_io, clock, resetb, flash_csb, flash_clk, flash_io0, flash_io1);
wire caravel_clk;
wire caravel_clk2;
wire caravel_rstn;
input clock;
wire clock_core;
wire debug_in;
wire debug_mode;
wire debug_oeb;
wire debug_out;
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wire ext_reset;
output flash_clk;
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wire flash_clk_frame;
wire flash_clk_ieb;
wire flash_clk_ieb_core;
wire flash_clk_oeb;
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output flash_csb;
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wire flash_csb_frame;
wire flash_csb_ieb;
wire flash_csb_ieb_core;
wire flash_csb_oeb;
wire flash_csb_oeb_core;
output flash_io0;
wire flash_io0_di;
wire flash_io0_di_core;
wire flash_io0_do;
wire flash_io0_do_core;
wire flash_io0_ieb;
wire flash_io0_ieb_core;
wire flash_io0_oeb;
wire flash_io0_oeb_core;
output flash_io1;
wire flash_io1_di;
wire flash_io1_di_core;
wire flash_io1_do;
wire flash_io1_do_core;
wire flash_io1_ieb;
wire flash_io1_ieb_core;
wire flash_io1_oeb;
wire flash_io1_oeb_core;
wire flash_io2_di_core;
wire flash_io2_do_core;
wire flash_io2_ieb_core;
wire flash_io2_oeb_core;
wire flash_io3_di_core;
wire flash_io3_do_core;
wire flash_io3_ieb_core;
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wire \mprj_io_vtrip_sel[7] ;
wire \mprj_io_vtrip_sel[8] ;
wire \mprj_io_vtrip_sel[9] ;
wire mprj_reset;
wire \mprj_sel_o_core[0] ;
wire \mprj_sel_o_core[1] ;
wire \mprj_sel_o_core[2] ;
wire \mprj_sel_o_core[3] ;
wire \mprj_sel_o_user[0] ;
wire \mprj_sel_o_user[1] ;
wire \mprj_sel_o_user[2] ;
wire \mprj_sel_o_user[3] ;
wire mprj_stb_o_core;
wire mprj_stb_o_user;
wire mprj_vcc_pwrgood;
wire mprj_vdd_pwrgood;
wire mprj_we_o_core;
wire mprj_we_o_user;
wire \one_loop1[10] ;
wire \one_loop1[11] ;
wire \one_loop1[12] ;
wire \one_loop1[13] ;
wire \one_loop1[14] ;
wire \one_loop1[15] ;
wire \one_loop1[16] ;
wire \one_loop1[17] ;
wire \one_loop1[18] ;
wire \one_loop1[2] ;
wire \one_loop1[3] ;
wire \one_loop1[4] ;
wire \one_loop1[5] ;
wire \one_loop1[6] ;
wire \one_loop1[7] ;
wire \one_loop1[8] ;
wire \one_loop1[9] ;
wire \one_loop2[0] ;
wire \one_loop2[10] ;
wire \one_loop2[11] ;
wire \one_loop2[12] ;
wire \one_loop2[13] ;
wire \one_loop2[14] ;
wire \one_loop2[15] ;
wire \one_loop2[1] ;
wire \one_loop2[2] ;
wire \one_loop2[3] ;
wire \one_loop2[4] ;
wire \one_loop2[5] ;
wire \one_loop2[6] ;
wire \one_loop2[7] ;
wire \one_loop2[8] ;
wire \one_loop2[9] ;
wire pll_clk;
wire pll_clk90;
wire por_l;
wire porb_h;
wire porb_l;
wire \pwr_ctrl_nc[0] ;
wire \pwr_ctrl_nc[1] ;
wire \pwr_ctrl_nc[2] ;
wire \pwr_ctrl_nc[3] ;
2021-11-18 17:35:11 -06:00
wire qspi_enabled;
input resetb;
wire rstb_h;
wire rstb_l;
wire ser_rx;
wire ser_tx;
wire \spare_xfq_nc[0] ;
wire \spare_xfq_nc[1] ;
wire \spare_xfq_nc[2] ;
wire \spare_xfq_nc[3] ;
wire \spare_xfq_nc[4] ;
wire \spare_xfq_nc[5] ;
wire \spare_xfq_nc[6] ;
wire \spare_xfq_nc[7] ;
wire \spare_xfqn_nc[0] ;
wire \spare_xfqn_nc[1] ;
wire \spare_xfqn_nc[2] ;
wire \spare_xfqn_nc[3] ;
wire \spare_xfqn_nc[4] ;
wire \spare_xfqn_nc[5] ;
wire \spare_xfqn_nc[6] ;
wire \spare_xfqn_nc[7] ;
wire \spare_xi_nc[0] ;
wire \spare_xi_nc[10] ;
wire \spare_xi_nc[11] ;
wire \spare_xi_nc[12] ;
wire \spare_xi_nc[13] ;
wire \spare_xi_nc[14] ;
wire \spare_xi_nc[15] ;
wire \spare_xi_nc[1] ;
wire \spare_xi_nc[2] ;
wire \spare_xi_nc[3] ;
wire \spare_xi_nc[4] ;
wire \spare_xi_nc[5] ;
wire \spare_xi_nc[6] ;
wire \spare_xi_nc[7] ;
wire \spare_xi_nc[8] ;
wire \spare_xi_nc[9] ;
wire \spare_xib_nc[0] ;
wire \spare_xib_nc[1] ;
wire \spare_xib_nc[2] ;
wire \spare_xib_nc[3] ;
wire \spare_xmx_nc[0] ;
wire \spare_xmx_nc[1] ;
wire \spare_xmx_nc[2] ;
wire \spare_xmx_nc[3] ;
wire \spare_xmx_nc[4] ;
wire \spare_xmx_nc[5] ;
wire \spare_xmx_nc[6] ;
wire \spare_xmx_nc[7] ;
wire \spare_xna_nc[0] ;
wire \spare_xna_nc[1] ;
wire \spare_xna_nc[2] ;
wire \spare_xna_nc[3] ;
wire \spare_xna_nc[4] ;
wire \spare_xna_nc[5] ;
wire \spare_xna_nc[6] ;
wire \spare_xna_nc[7] ;
wire \spare_xno_nc[0] ;
wire \spare_xno_nc[1] ;
wire \spare_xno_nc[2] ;
wire \spare_xno_nc[3] ;
wire \spare_xno_nc[4] ;
wire \spare_xno_nc[5] ;
wire \spare_xno_nc[6] ;
wire \spare_xno_nc[7] ;
wire \spare_xz_nc[0] ;
wire \spare_xz_nc[100] ;
wire \spare_xz_nc[101] ;
wire \spare_xz_nc[102] ;
wire \spare_xz_nc[103] ;
wire \spare_xz_nc[104] ;
wire \spare_xz_nc[105] ;
wire \spare_xz_nc[106] ;
wire \spare_xz_nc[107] ;
wire \spare_xz_nc[10] ;
wire \spare_xz_nc[11] ;
wire \spare_xz_nc[12] ;
wire \spare_xz_nc[13] ;
wire \spare_xz_nc[14] ;
wire \spare_xz_nc[15] ;
wire \spare_xz_nc[16] ;
wire \spare_xz_nc[17] ;
wire \spare_xz_nc[18] ;
wire \spare_xz_nc[19] ;
wire \spare_xz_nc[1] ;
wire \spare_xz_nc[20] ;
wire \spare_xz_nc[21] ;
wire \spare_xz_nc[22] ;
wire \spare_xz_nc[23] ;
wire \spare_xz_nc[24] ;
wire \spare_xz_nc[25] ;
wire \spare_xz_nc[26] ;
wire \spare_xz_nc[27] ;
wire \spare_xz_nc[28] ;
wire \spare_xz_nc[29] ;
wire \spare_xz_nc[2] ;
wire \spare_xz_nc[30] ;
wire \spare_xz_nc[31] ;
wire \spare_xz_nc[32] ;
wire \spare_xz_nc[33] ;
wire \spare_xz_nc[34] ;
wire \spare_xz_nc[35] ;
wire \spare_xz_nc[36] ;
wire \spare_xz_nc[37] ;
wire \spare_xz_nc[38] ;
wire \spare_xz_nc[39] ;
wire \spare_xz_nc[3] ;
wire \spare_xz_nc[40] ;
wire \spare_xz_nc[41] ;
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wire \spare_xz_nc[43] ;
wire \spare_xz_nc[44] ;
wire \spare_xz_nc[45] ;
wire \spare_xz_nc[46] ;
wire \spare_xz_nc[47] ;
wire \spare_xz_nc[48] ;
wire \spare_xz_nc[49] ;
wire \spare_xz_nc[4] ;
wire \spare_xz_nc[50] ;
wire \spare_xz_nc[51] ;
wire \spare_xz_nc[52] ;
wire \spare_xz_nc[53] ;
wire \spare_xz_nc[54] ;
wire \spare_xz_nc[55] ;
wire \spare_xz_nc[56] ;
wire \spare_xz_nc[57] ;
wire \spare_xz_nc[58] ;
wire \spare_xz_nc[59] ;
wire \spare_xz_nc[5] ;
wire \spare_xz_nc[60] ;
wire \spare_xz_nc[61] ;
wire \spare_xz_nc[62] ;
wire \spare_xz_nc[63] ;
wire \spare_xz_nc[64] ;
wire \spare_xz_nc[65] ;
wire \spare_xz_nc[66] ;
wire \spare_xz_nc[67] ;
wire \spare_xz_nc[68] ;
wire \spare_xz_nc[69] ;
wire \spare_xz_nc[6] ;
wire \spare_xz_nc[70] ;
wire \spare_xz_nc[71] ;
wire \spare_xz_nc[72] ;
wire \spare_xz_nc[73] ;
wire \spare_xz_nc[74] ;
wire \spare_xz_nc[75] ;
wire \spare_xz_nc[76] ;
wire \spare_xz_nc[77] ;
wire \spare_xz_nc[78] ;
wire \spare_xz_nc[79] ;
wire \spare_xz_nc[7] ;
wire \spare_xz_nc[80] ;
wire \spare_xz_nc[81] ;
wire \spare_xz_nc[82] ;
wire \spare_xz_nc[83] ;
wire \spare_xz_nc[84] ;
wire \spare_xz_nc[85] ;
wire \spare_xz_nc[86] ;
wire \spare_xz_nc[87] ;
wire \spare_xz_nc[88] ;
wire \spare_xz_nc[89] ;
wire \spare_xz_nc[8] ;
wire \spare_xz_nc[90] ;
wire \spare_xz_nc[91] ;
wire \spare_xz_nc[92] ;
wire \spare_xz_nc[93] ;
wire \spare_xz_nc[94] ;
wire \spare_xz_nc[95] ;
wire \spare_xz_nc[96] ;
wire \spare_xz_nc[97] ;
wire \spare_xz_nc[98] ;
wire \spare_xz_nc[99] ;
wire \spare_xz_nc[9] ;
2021-11-18 17:35:11 -06:00
wire spi_csb;
wire spi_enabled;
wire \spi_pll90_sel[0] ;
wire \spi_pll90_sel[1] ;
wire \spi_pll90_sel[2] ;
wire spi_pll_dco_ena;
wire \spi_pll_div[0] ;
wire \spi_pll_div[1] ;
wire \spi_pll_div[2] ;
wire \spi_pll_div[3] ;
wire \spi_pll_div[4] ;
wire spi_pll_ena;
wire \spi_pll_sel[0] ;
wire \spi_pll_sel[1] ;
wire \spi_pll_sel[2] ;
wire \spi_pll_trim[0] ;
wire \spi_pll_trim[10] ;
wire \spi_pll_trim[11] ;
wire \spi_pll_trim[12] ;
wire \spi_pll_trim[13] ;
wire \spi_pll_trim[14] ;
wire \spi_pll_trim[15] ;
wire \spi_pll_trim[16] ;
wire \spi_pll_trim[17] ;
wire \spi_pll_trim[18] ;
wire \spi_pll_trim[19] ;
wire \spi_pll_trim[1] ;
wire \spi_pll_trim[20] ;
wire \spi_pll_trim[21] ;
wire \spi_pll_trim[22] ;
wire \spi_pll_trim[23] ;
wire \spi_pll_trim[24] ;
wire \spi_pll_trim[25] ;
wire \spi_pll_trim[2] ;
wire \spi_pll_trim[3] ;
wire \spi_pll_trim[4] ;
wire \spi_pll_trim[5] ;
wire \spi_pll_trim[6] ;
wire \spi_pll_trim[7] ;
wire \spi_pll_trim[8] ;
wire \spi_pll_trim[9] ;
wire spi_sck;
wire spi_sdi;
wire spi_sdo;
wire spi_sdoenb;
wire trap;
wire uart_enabled;
wire \user_analog_io[0] ;
wire \user_analog_io[10] ;
wire \user_analog_io[11] ;
wire \user_analog_io[12] ;
wire \user_analog_io[13] ;
wire \user_analog_io[14] ;
wire \user_analog_io[15] ;
wire \user_analog_io[16] ;
wire \user_analog_io[17] ;
wire \user_analog_io[18] ;
wire \user_analog_io[19] ;
wire \user_analog_io[1] ;
wire \user_analog_io[20] ;
wire \user_analog_io[21] ;
wire \user_analog_io[22] ;
wire \user_analog_io[23] ;
wire \user_analog_io[24] ;
wire \user_analog_io[25] ;
wire \user_analog_io[26] ;
wire \user_analog_io[27] ;
wire \user_analog_io[28] ;
wire \user_analog_io[2] ;
wire \user_analog_io[3] ;
wire \user_analog_io[4] ;
wire \user_analog_io[5] ;
wire \user_analog_io[6] ;
wire \user_analog_io[7] ;
wire \user_analog_io[8] ;
wire \user_analog_io[9] ;
wire \user_io_in[0] ;
wire \user_io_in[10] ;
wire \user_io_in[11] ;
wire \user_io_in[12] ;
wire \user_io_in[13] ;
wire \user_io_in[14] ;
wire \user_io_in[15] ;
wire \user_io_in[16] ;
wire \user_io_in[17] ;
wire \user_io_in[18] ;
wire \user_io_in[19] ;
wire \user_io_in[1] ;
wire \user_io_in[20] ;
wire \user_io_in[21] ;
wire \user_io_in[22] ;
wire \user_io_in[23] ;
wire \user_io_in[24] ;
wire \user_io_in[25] ;
wire \user_io_in[26] ;
wire \user_io_in[27] ;
wire \user_io_in[28] ;
wire \user_io_in[29] ;
wire \user_io_in[2] ;
wire \user_io_in[30] ;
wire \user_io_in[31] ;
wire \user_io_in[32] ;
wire \user_io_in[33] ;
wire \user_io_in[34] ;
wire \user_io_in[35] ;
wire \user_io_in[36] ;
wire \user_io_in[37] ;
wire \user_io_in[3] ;
wire \user_io_in[4] ;
wire \user_io_in[5] ;
wire \user_io_in[6] ;
wire \user_io_in[7] ;
wire \user_io_in[8] ;
wire \user_io_in[9] ;
wire \user_io_oeb[0] ;
wire \user_io_oeb[10] ;
wire \user_io_oeb[11] ;
wire \user_io_oeb[12] ;
wire \user_io_oeb[13] ;
wire \user_io_oeb[14] ;
wire \user_io_oeb[15] ;
wire \user_io_oeb[16] ;
wire \user_io_oeb[17] ;
wire \user_io_oeb[18] ;
wire \user_io_oeb[19] ;
wire \user_io_oeb[1] ;
wire \user_io_oeb[20] ;
wire \user_io_oeb[21] ;
wire \user_io_oeb[22] ;
wire \user_io_oeb[23] ;
wire \user_io_oeb[24] ;
wire \user_io_oeb[25] ;
wire \user_io_oeb[26] ;
wire \user_io_oeb[27] ;
wire \user_io_oeb[28] ;
wire \user_io_oeb[29] ;
wire \user_io_oeb[2] ;
wire \user_io_oeb[30] ;
wire \user_io_oeb[31] ;
wire \user_io_oeb[32] ;
wire \user_io_oeb[33] ;
wire \user_io_oeb[34] ;
wire \user_io_oeb[35] ;
wire \user_io_oeb[36] ;
wire \user_io_oeb[37] ;
wire \user_io_oeb[3] ;
wire \user_io_oeb[4] ;
wire \user_io_oeb[5] ;
wire \user_io_oeb[6] ;
wire \user_io_oeb[7] ;
wire \user_io_oeb[8] ;
wire \user_io_oeb[9] ;
wire \user_io_out[0] ;
wire \user_io_out[10] ;
wire \user_io_out[11] ;
wire \user_io_out[12] ;
wire \user_io_out[13] ;
wire \user_io_out[14] ;
wire \user_io_out[15] ;
wire \user_io_out[16] ;
wire \user_io_out[17] ;
wire \user_io_out[18] ;
wire \user_io_out[19] ;
wire \user_io_out[1] ;
wire \user_io_out[20] ;
wire \user_io_out[21] ;
wire \user_io_out[22] ;
wire \user_io_out[23] ;
wire \user_io_out[24] ;
wire \user_io_out[25] ;
wire \user_io_out[26] ;
wire \user_io_out[27] ;
wire \user_io_out[28] ;
wire \user_io_out[29] ;
wire \user_io_out[2] ;
wire \user_io_out[30] ;
wire \user_io_out[31] ;
wire \user_io_out[32] ;
wire \user_io_out[33] ;
wire \user_io_out[34] ;
wire \user_io_out[35] ;
wire \user_io_out[36] ;
wire \user_io_out[37] ;
wire \user_io_out[3] ;
wire \user_io_out[4] ;
wire \user_io_out[5] ;
wire \user_io_out[6] ;
wire \user_io_out[7] ;
wire \user_io_out[8] ;
wire \user_io_out[9] ;
wire \user_irq[0] ;
wire \user_irq[1] ;
wire \user_irq[2] ;
wire \user_irq_core[0] ;
wire \user_irq_core[1] ;
wire \user_irq_core[2] ;
wire \user_irq_ena[0] ;
wire \user_irq_ena[1] ;
wire \user_irq_ena[2] ;
inout vccd;
inout vccd1;
wire vccd1_core;
inout vccd2;
wire vccd2_core;
wire vccd_core;
inout vdda;
inout vdda1;
inout vdda1_2;
wire vdda1_core;
inout vdda2;
wire vdda2_core;
wire vdda_core;
inout vddio;
inout vddio_2;
wire vddio_core;
inout vssa;
inout vssa1;
inout vssa1_2;
wire vssa1_core;
inout vssa2;
wire vssa2_core;
wire vssa_core;
inout vssd;
inout vssd1;
wire vssd1_core;
inout vssd2;
wire vssd2_core;
wire vssd_core;
inout vssio;
inout vssio_2;
wire vssio_core;
caravel_clocking \clocking (
.VGND(vssd_core),
.VPWR(vccd_core),
.core_clk(caravel_clk),
.ext_clk(clock_core),
.ext_clk_sel(ext_clk_sel),
.ext_reset(ext_reset),
.pll_clk(pll_clk),
.pll_clk90(pll_clk90),
.resetb(rstb_l),
2021-11-18 17:35:11 -06:00
.resetb_sync(caravel_rstn),
.sel({ \spi_pll_sel[2] , \spi_pll_sel[1] , \spi_pll_sel[0] }),
.sel2({ \spi_pll90_sel[2] , \spi_pll90_sel[1] , \spi_pll90_sel[0] }),
.user_clk(caravel_clk2)
);
gpio_control_block \gpio_control_bidir_1[0] (
.gpio_defaults({ \gpio_defaults[12] , \gpio_defaults[11] , \gpio_defaults[10] , \gpio_defaults[9] , \gpio_defaults[8] , \gpio_defaults[7] , \gpio_defaults[6] , \gpio_defaults[5] , \gpio_defaults[4] , \gpio_defaults[3] , \gpio_defaults[2] , \gpio_defaults[1] , \gpio_defaults[0] }),
.mgmt_gpio_in(\mgmt_io_in[0] ),
.mgmt_gpio_oeb(\mgmt_io_oeb[0] ),
.mgmt_gpio_out(\mgmt_io_out[0] ),
.one(),
.pad_gpio_ana_en(\mprj_io_analog_en[0] ),
.pad_gpio_ana_pol(\mprj_io_analog_pol[0] ),
.pad_gpio_ana_sel(\mprj_io_analog_sel[0] ),
.pad_gpio_dm({ \mprj_io_dm[2] , \mprj_io_dm[1] , \mprj_io_dm[0] }),
.pad_gpio_holdover(\mprj_io_holdover[0] ),
.pad_gpio_ib_mode_sel(\mprj_io_ib_mode_sel[0] ),
.pad_gpio_in(\mprj_io_in[0] ),
.pad_gpio_inenb(\mprj_io_inp_dis[0] ),
.pad_gpio_out(\mprj_io_out[0] ),
.pad_gpio_outenb(\mprj_io_oeb[0] ),
.pad_gpio_slow_sel(\mprj_io_slow_sel[0] ),
.pad_gpio_vtrip_sel(\mprj_io_vtrip_sel[0] ),
.resetn(\gpio_resetn_1_shifted[0] ),
.resetn_out(\gpio_resetn_1[0] ),
.serial_clock(\gpio_clock_1_shifted[0] ),
.serial_clock_out(\gpio_clock_1[0] ),
.serial_data_in(\gpio_serial_link_1_shifted[0] ),
.serial_data_out(\gpio_serial_link_1[0] ),
.serial_load(\gpio_load_1_shifted[0] ),
.serial_load_out(\gpio_load_1[0] ),
.user_gpio_in(\user_io_in[0] ),
.user_gpio_oeb(\user_io_oeb[0] ),
.user_gpio_out(\user_io_out[0] ),
.vccd(vccd_core),
.vccd1(vccd1_core),
.vssd(vssd_core),
.vssd1(vssd1_core),
.zero()
);
gpio_control_block \gpio_control_bidir_1[1] (
.gpio_defaults({ \gpio_defaults[25] , \gpio_defaults[24] , \gpio_defaults[23] , \gpio_defaults[22] , \gpio_defaults[21] , \gpio_defaults[20] , \gpio_defaults[19] , \gpio_defaults[18] , \gpio_defaults[17] , \gpio_defaults[16] , \gpio_defaults[15] , \gpio_defaults[14] , \gpio_defaults[13] }),
.mgmt_gpio_in(\mgmt_io_in[1] ),
.mgmt_gpio_oeb(\mgmt_io_oeb[1] ),
.mgmt_gpio_out(\mgmt_io_out[1] ),
.one(),
.pad_gpio_ana_en(\mprj_io_analog_en[1] ),
.pad_gpio_ana_pol(\mprj_io_analog_pol[1] ),
.pad_gpio_ana_sel(\mprj_io_analog_sel[1] ),
.pad_gpio_dm({ \mprj_io_dm[5] , \mprj_io_dm[4] , \mprj_io_dm[3] }),
.pad_gpio_holdover(\mprj_io_holdover[1] ),
.pad_gpio_ib_mode_sel(\mprj_io_ib_mode_sel[1] ),
.pad_gpio_in(\mprj_io_in[1] ),
.pad_gpio_inenb(\mprj_io_inp_dis[1] ),
.pad_gpio_out(\mprj_io_out[1] ),
.pad_gpio_outenb(\mprj_io_oeb[1] ),
.pad_gpio_slow_sel(\mprj_io_slow_sel[1] ),
.pad_gpio_vtrip_sel(\mprj_io_vtrip_sel[1] ),
.resetn(\gpio_resetn_1[0] ),
.resetn_out(\gpio_resetn_1[1] ),
.serial_clock(\gpio_clock_1[0] ),
.serial_clock_out(\gpio_clock_1[1] ),
.serial_data_in(\gpio_serial_link_1[0] ),
.serial_data_out(\gpio_serial_link_1[1] ),
.serial_load(\gpio_load_1[0] ),
.serial_load_out(\gpio_load_1[1] ),
.user_gpio_in(\user_io_in[1] ),
.user_gpio_oeb(\user_io_oeb[1] ),
.user_gpio_out(\user_io_out[1] ),
.vccd(vccd_core),
.vccd1(vccd1_core),
.vssd(vssd_core),
.vssd1(vssd1_core),
.zero()
);
gpio_control_block \gpio_control_bidir_2[0] (
.gpio_defaults({ \gpio_defaults[467] , \gpio_defaults[466] , \gpio_defaults[465] , \gpio_defaults[464] , \gpio_defaults[463] , \gpio_defaults[462] , \gpio_defaults[461] , \gpio_defaults[460] , \gpio_defaults[459] , \gpio_defaults[458] , \gpio_defaults[457] , \gpio_defaults[456] , \gpio_defaults[455] }),
.mgmt_gpio_in(\mgmt_io_in[35] ),
.mgmt_gpio_oeb(\mgmt_io_oeb[2] ),
.mgmt_gpio_out(\mgmt_io_out[2] ),
.one(),
.pad_gpio_ana_en(\mprj_io_analog_en[35] ),
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2021-11-18 17:35:11 -06:00
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2021-11-18 17:35:11 -06:00
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.vssd1(vssd1_core),
.zero()
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2021-11-18 17:35:11 -06:00
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.vssd1(vssd1_core),
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gpio_control_block \gpio_control_bidir_2[2] (
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2021-11-18 17:35:11 -06:00
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.vccd(vccd_core),
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.vssd(vssd_core),
.vssd1(vssd1_core),
.zero()
);
gpio_control_block \gpio_control_in_1[0] (
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.vssd1(vssd1_core),
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.vccd(vccd_core),
.vccd1(vccd1_core),
.vssd(vssd_core),
.vssd1(vssd1_core),
.zero()
);
gpio_control_block \gpio_control_in_1[1] (
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.vssd1(vssd1_core),
.zero()
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gpio_control_block \gpio_control_in_1[2] (
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.vccd(vccd_core),
.vccd1(vccd1_core),
.vssd(vssd_core),
.vssd1(vssd1_core),
.zero()
);
gpio_control_block \gpio_control_in_1[3] (
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.vccd(vccd_core),
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.vssd(vssd_core),
.vssd1(vssd1_core),
.zero()
);
gpio_control_block \gpio_control_in_1[4] (
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.user_gpio_in(\user_io_in[12] ),
.user_gpio_oeb(\user_io_oeb[12] ),
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.vccd(vccd_core),
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.vssd(vssd_core),
.vssd1(vssd1_core),
.zero()
);
gpio_control_block \gpio_control_in_1[5] (
.gpio_defaults({ \gpio_defaults[181] , \gpio_defaults[180] , \gpio_defaults[179] , \gpio_defaults[178] , \gpio_defaults[177] , \gpio_defaults[176] , \gpio_defaults[175] , \gpio_defaults[174] , \gpio_defaults[173] , \gpio_defaults[172] , \gpio_defaults[171] , \gpio_defaults[170] , \gpio_defaults[169] }),
.mgmt_gpio_in(\mgmt_io_in[13] ),
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.pad_gpio_dm({ \mprj_io_dm[41] , \mprj_io_dm[40] , \mprj_io_dm[39] }),
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.pad_gpio_ib_mode_sel(\mprj_io_ib_mode_sel[13] ),
.pad_gpio_in(\mprj_io_in[13] ),
.pad_gpio_inenb(\mprj_io_inp_dis[13] ),
.pad_gpio_out(\mprj_io_out[13] ),
.pad_gpio_outenb(\mprj_io_oeb[13] ),
.pad_gpio_slow_sel(\mprj_io_slow_sel[13] ),
.pad_gpio_vtrip_sel(\mprj_io_vtrip_sel[13] ),
.resetn(\gpio_resetn_1[12] ),
.resetn_out(\gpio_resetn_1[13] ),
.serial_clock(\gpio_clock_1[12] ),
.serial_clock_out(\gpio_clock_1[13] ),
.serial_data_in(\gpio_serial_link_1[12] ),
.serial_data_out(\gpio_serial_link_1[13] ),
.serial_load(\gpio_load_1[12] ),
.serial_load_out(\gpio_load_1[13] ),
.user_gpio_in(\user_io_in[13] ),
.user_gpio_oeb(\user_io_oeb[13] ),
.user_gpio_out(\user_io_out[13] ),
.vccd(vccd_core),
.vccd1(vccd1_core),
.vssd(vssd_core),
.vssd1(vssd1_core),
.zero()
);
gpio_control_block \gpio_control_in_1[6] (
.gpio_defaults({ \gpio_defaults[194] , \gpio_defaults[193] , \gpio_defaults[192] , \gpio_defaults[191] , \gpio_defaults[190] , \gpio_defaults[189] , \gpio_defaults[188] , \gpio_defaults[187] , \gpio_defaults[186] , \gpio_defaults[185] , \gpio_defaults[184] , \gpio_defaults[183] , \gpio_defaults[182] }),
.mgmt_gpio_in(\mgmt_io_in[14] ),
.mgmt_gpio_oeb(\one_loop1[14] ),
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.one(\one_loop1[14] ),
.pad_gpio_ana_en(\mprj_io_analog_en[14] ),
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.pad_gpio_dm({ \mprj_io_dm[44] , \mprj_io_dm[43] , \mprj_io_dm[42] }),
.pad_gpio_holdover(\mprj_io_holdover[14] ),
.pad_gpio_ib_mode_sel(\mprj_io_ib_mode_sel[14] ),
.pad_gpio_in(\mprj_io_in[14] ),
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.vssd1(vssd1_core),
.zero()
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.zero()
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.zero()
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gpio_control_block \gpio_control_in_1a[0] (
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.vccd(vccd_core),
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gpio_control_block \gpio_control_in_1a[2] (
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gpio_control_block \gpio_control_in_1a[3] (
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.vccd(vccd_core),
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.zero()
);
gpio_control_block \gpio_control_in_1a[4] (
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.vccd(vccd_core),
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.zero()
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gpio_control_block \gpio_control_in_1a[5] (
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.vccd(vccd_core),
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.zero()
);
gpio_control_block \gpio_control_in_2[0] (
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.pad_gpio_in(\mprj_io_in[19] ),
.pad_gpio_inenb(\mprj_io_inp_dis[19] ),
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.serial_clock_out(\gpio_clock_2[0] ),
2021-11-18 17:35:11 -06:00
.serial_data_in(\gpio_serial_link_2[1] ),
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.serial_load(\gpio_load_2[1] ),
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2021-11-18 17:35:11 -06:00
.user_gpio_in(\user_io_in[19] ),
.user_gpio_oeb(\user_io_oeb[19] ),
.user_gpio_out(\user_io_out[19] ),
.vccd(vccd_core),
.vccd1(vccd1_core),
.vssd(vssd_core),
.vssd1(vssd1_core),
.zero()
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gpio_control_block \gpio_control_in_2[10] (
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2021-11-18 17:35:11 -06:00
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gpio_control_block \gpio_control_in_2[4] (
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.one(\one_loop2[4] ),
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.serial_clock(\gpio_clock_2[5] ),
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2021-11-18 17:35:11 -06:00
.serial_data_in(\gpio_serial_link_2[5] ),
.serial_data_out(\gpio_serial_link_2[4] ),
.serial_load(\gpio_load_2[5] ),
.serial_load_out(\gpio_load_2[4] ),
2021-11-18 17:35:11 -06:00
.user_gpio_in(\user_io_in[23] ),
.user_gpio_oeb(\user_io_oeb[23] ),
.user_gpio_out(\user_io_out[23] ),
.vccd(vccd_core),
.vccd1(vccd1_core),
.vssd(vssd_core),
.vssd1(vssd1_core),
.zero()
);
gpio_control_block \gpio_control_in_2[5] (
.gpio_defaults({ \gpio_defaults[324] , \gpio_defaults[323] , \gpio_defaults[322] , \gpio_defaults[321] , \gpio_defaults[320] , \gpio_defaults[319] , \gpio_defaults[318] , \gpio_defaults[317] , \gpio_defaults[316] , \gpio_defaults[315] , \gpio_defaults[314] , \gpio_defaults[313] , \gpio_defaults[312] }),
.mgmt_gpio_in(\mgmt_io_in[24] ),
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.serial_clock_out(\gpio_clock_2[5] ),
2021-11-18 17:35:11 -06:00
.serial_data_in(\gpio_serial_link_2[6] ),
.serial_data_out(\gpio_serial_link_2[5] ),
.serial_load(\gpio_load_2[6] ),
.serial_load_out(\gpio_load_2[5] ),
2021-11-18 17:35:11 -06:00
.user_gpio_in(\user_io_in[24] ),
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.vccd(vccd_core),
.vccd1(vccd1_core),
.vssd(vssd_core),
.vssd1(vssd1_core),
.zero()
);
gpio_control_block \gpio_control_in_2[6] (
.gpio_defaults({ \gpio_defaults[337] , \gpio_defaults[336] , \gpio_defaults[335] , \gpio_defaults[334] , \gpio_defaults[333] , \gpio_defaults[332] , \gpio_defaults[331] , \gpio_defaults[330] , \gpio_defaults[329] , \gpio_defaults[328] , \gpio_defaults[327] , \gpio_defaults[326] , \gpio_defaults[325] }),
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.serial_clock_out(\gpio_clock_2[6] ),
2021-11-18 17:35:11 -06:00
.serial_data_in(\gpio_serial_link_2[7] ),
.serial_data_out(\gpio_serial_link_2[6] ),
.serial_load(\gpio_load_2[7] ),
.serial_load_out(\gpio_load_2[6] ),
2021-11-18 17:35:11 -06:00
.user_gpio_in(\user_io_in[25] ),
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.vccd(vccd_core),
.vccd1(vccd1_core),
.vssd(vssd_core),
.vssd1(vssd1_core),
.zero()
);
gpio_control_block \gpio_control_in_2[7] (
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.mgmt_gpio_in(\mgmt_io_in[26] ),
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2021-11-18 17:35:11 -06:00
.serial_data_in(\gpio_serial_link_2[8] ),
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2021-11-18 17:35:11 -06:00
.user_gpio_in(\user_io_in[26] ),
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.vccd(vccd_core),
.vccd1(vccd1_core),
.vssd(vssd_core),
.vssd1(vssd1_core),
.zero()
);
gpio_control_block \gpio_control_in_2[8] (
.gpio_defaults({ \gpio_defaults[363] , \gpio_defaults[362] , \gpio_defaults[361] , \gpio_defaults[360] , \gpio_defaults[359] , \gpio_defaults[358] , \gpio_defaults[357] , \gpio_defaults[356] , \gpio_defaults[355] , \gpio_defaults[354] , \gpio_defaults[353] , \gpio_defaults[352] , \gpio_defaults[351] }),
.mgmt_gpio_in(\mgmt_io_in[27] ),
.mgmt_gpio_oeb(\one_loop2[8] ),
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.pad_gpio_in(\mprj_io_in[27] ),
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.serial_clock(\gpio_clock_2[9] ),
.serial_clock_out(\gpio_clock_2[8] ),
2021-11-18 17:35:11 -06:00
.serial_data_in(\gpio_serial_link_2[9] ),
.serial_data_out(\gpio_serial_link_2[8] ),
.serial_load(\gpio_load_2[9] ),
.serial_load_out(\gpio_load_2[8] ),
2021-11-18 17:35:11 -06:00
.user_gpio_in(\user_io_in[27] ),
.user_gpio_oeb(\user_io_oeb[27] ),
.user_gpio_out(\user_io_out[27] ),
.vccd(vccd_core),
.vccd1(vccd1_core),
.vssd(vssd_core),
.vssd1(vssd1_core),
.zero()
);
gpio_control_block \gpio_control_in_2[9] (
.gpio_defaults({ \gpio_defaults[376] , \gpio_defaults[375] , \gpio_defaults[374] , \gpio_defaults[373] , \gpio_defaults[372] , \gpio_defaults[371] , \gpio_defaults[370] , \gpio_defaults[369] , \gpio_defaults[368] , \gpio_defaults[367] , \gpio_defaults[366] , \gpio_defaults[365] , \gpio_defaults[364] }),
.mgmt_gpio_in(\mgmt_io_in[28] ),
.mgmt_gpio_oeb(\one_loop2[9] ),
.mgmt_gpio_out(\mgmt_io_in[28] ),
.one(\one_loop2[9] ),
.pad_gpio_ana_en(\mprj_io_analog_en[28] ),
.pad_gpio_ana_pol(\mprj_io_analog_pol[28] ),
.pad_gpio_ana_sel(\mprj_io_analog_sel[28] ),
.pad_gpio_dm({ \mprj_io_dm[86] , \mprj_io_dm[85] , \mprj_io_dm[84] }),
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.pad_gpio_in(\mprj_io_in[28] ),
.pad_gpio_inenb(\mprj_io_inp_dis[28] ),
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.pad_gpio_outenb(\mprj_io_oeb[28] ),
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.pad_gpio_vtrip_sel(\mprj_io_vtrip_sel[28] ),
.resetn(\gpio_resetn_2[10] ),
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.serial_clock(\gpio_clock_2[10] ),
.serial_clock_out(\gpio_clock_2[9] ),
2021-11-18 17:35:11 -06:00
.serial_data_in(\gpio_serial_link_2[10] ),
.serial_data_out(\gpio_serial_link_2[9] ),
.serial_load(\gpio_load_2[10] ),
.serial_load_out(\gpio_load_2[9] ),
2021-11-18 17:35:11 -06:00
.user_gpio_in(\user_io_in[28] ),
.user_gpio_oeb(\user_io_oeb[28] ),
.user_gpio_out(\user_io_out[28] ),
.vccd(vccd_core),
.vccd1(vccd1_core),
.vssd(vssd_core),
.vssd1(vssd1_core),
.zero()
);
gpio_defaults_block \gpio_defaults_block_0[0] (
2021-11-18 17:35:11 -06:00
.VGND(vssd_core),
.VPWR(vccd_core),
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);
gpio_defaults_block \gpio_defaults_block_0[1] (
.VGND(vssd_core),
.VPWR(vccd_core),
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);
gpio_defaults_block gpio_defaults_block_10 (
.VGND(vssd_core),
.VPWR(vccd_core),
.gpio_defaults({ \gpio_defaults[142] , \gpio_defaults[141] , \gpio_defaults[140] , \gpio_defaults[139] , \gpio_defaults[138] , \gpio_defaults[137] , \gpio_defaults[136] , \gpio_defaults[135] , \gpio_defaults[134] , \gpio_defaults[133] , \gpio_defaults[132] , \gpio_defaults[131] , \gpio_defaults[130] })
);
gpio_defaults_block gpio_defaults_block_11 (
.VGND(vssd_core),
.VPWR(vccd_core),
.gpio_defaults({ \gpio_defaults[155] , \gpio_defaults[154] , \gpio_defaults[153] , \gpio_defaults[152] , \gpio_defaults[151] , \gpio_defaults[150] , \gpio_defaults[149] , \gpio_defaults[148] , \gpio_defaults[147] , \gpio_defaults[146] , \gpio_defaults[145] , \gpio_defaults[144] , \gpio_defaults[143] })
);
gpio_defaults_block gpio_defaults_block_12 (
.VGND(vssd_core),
.VPWR(vccd_core),
.gpio_defaults({ \gpio_defaults[168] , \gpio_defaults[167] , \gpio_defaults[166] , \gpio_defaults[165] , \gpio_defaults[164] , \gpio_defaults[163] , \gpio_defaults[162] , \gpio_defaults[161] , \gpio_defaults[160] , \gpio_defaults[159] , \gpio_defaults[158] , \gpio_defaults[157] , \gpio_defaults[156] })
);
gpio_defaults_block gpio_defaults_block_13 (
.VGND(vssd_core),
.VPWR(vccd_core),
.gpio_defaults({ \gpio_defaults[181] , \gpio_defaults[180] , \gpio_defaults[179] , \gpio_defaults[178] , \gpio_defaults[177] , \gpio_defaults[176] , \gpio_defaults[175] , \gpio_defaults[174] , \gpio_defaults[173] , \gpio_defaults[172] , \gpio_defaults[171] , \gpio_defaults[170] , \gpio_defaults[169] })
);
gpio_defaults_block gpio_defaults_block_14 (
.VGND(vssd_core),
.VPWR(vccd_core),
.gpio_defaults({ \gpio_defaults[194] , \gpio_defaults[193] , \gpio_defaults[192] , \gpio_defaults[191] , \gpio_defaults[190] , \gpio_defaults[189] , \gpio_defaults[188] , \gpio_defaults[187] , \gpio_defaults[186] , \gpio_defaults[185] , \gpio_defaults[184] , \gpio_defaults[183] , \gpio_defaults[182] })
);
gpio_defaults_block gpio_defaults_block_15 (
.VGND(vssd_core),
.VPWR(vccd_core),
.gpio_defaults({ \gpio_defaults[207] , \gpio_defaults[206] , \gpio_defaults[205] , \gpio_defaults[204] , \gpio_defaults[203] , \gpio_defaults[202] , \gpio_defaults[201] , \gpio_defaults[200] , \gpio_defaults[199] , \gpio_defaults[198] , \gpio_defaults[197] , \gpio_defaults[196] , \gpio_defaults[195] })
);
gpio_defaults_block gpio_defaults_block_16 (
.VGND(vssd_core),
.VPWR(vccd_core),
.gpio_defaults({ \gpio_defaults[220] , \gpio_defaults[219] , \gpio_defaults[218] , \gpio_defaults[217] , \gpio_defaults[216] , \gpio_defaults[215] , \gpio_defaults[214] , \gpio_defaults[213] , \gpio_defaults[212] , \gpio_defaults[211] , \gpio_defaults[210] , \gpio_defaults[209] , \gpio_defaults[208] })
);
gpio_defaults_block gpio_defaults_block_17 (
.VGND(vssd_core),
.VPWR(vccd_core),
.gpio_defaults({ \gpio_defaults[233] , \gpio_defaults[232] , \gpio_defaults[231] , \gpio_defaults[230] , \gpio_defaults[229] , \gpio_defaults[228] , \gpio_defaults[227] , \gpio_defaults[226] , \gpio_defaults[225] , \gpio_defaults[224] , \gpio_defaults[223] , \gpio_defaults[222] , \gpio_defaults[221] })
);
gpio_defaults_block gpio_defaults_block_18 (
.VGND(vssd_core),
.VPWR(vccd_core),
.gpio_defaults({ \gpio_defaults[246] , \gpio_defaults[245] , \gpio_defaults[244] , \gpio_defaults[243] , \gpio_defaults[242] , \gpio_defaults[241] , \gpio_defaults[240] , \gpio_defaults[239] , \gpio_defaults[238] , \gpio_defaults[237] , \gpio_defaults[236] , \gpio_defaults[235] , \gpio_defaults[234] })
);
gpio_defaults_block gpio_defaults_block_19 (
.VGND(vssd_core),
.VPWR(vccd_core),
.gpio_defaults({ \gpio_defaults[259] , \gpio_defaults[258] , \gpio_defaults[257] , \gpio_defaults[256] , \gpio_defaults[255] , \gpio_defaults[254] , \gpio_defaults[253] , \gpio_defaults[252] , \gpio_defaults[251] , \gpio_defaults[250] , \gpio_defaults[249] , \gpio_defaults[248] , \gpio_defaults[247] })
);
gpio_defaults_block gpio_defaults_block_20 (
.VGND(vssd_core),
.VPWR(vccd_core),
.gpio_defaults({ \gpio_defaults[272] , \gpio_defaults[271] , \gpio_defaults[270] , \gpio_defaults[269] , \gpio_defaults[268] , \gpio_defaults[267] , \gpio_defaults[266] , \gpio_defaults[265] , \gpio_defaults[264] , \gpio_defaults[263] , \gpio_defaults[262] , \gpio_defaults[261] , \gpio_defaults[260] })
);
gpio_defaults_block gpio_defaults_block_21 (
.VGND(vssd_core),
.VPWR(vccd_core),
.gpio_defaults({ \gpio_defaults[285] , \gpio_defaults[284] , \gpio_defaults[283] , \gpio_defaults[282] , \gpio_defaults[281] , \gpio_defaults[280] , \gpio_defaults[279] , \gpio_defaults[278] , \gpio_defaults[277] , \gpio_defaults[276] , \gpio_defaults[275] , \gpio_defaults[274] , \gpio_defaults[273] })
);
gpio_defaults_block gpio_defaults_block_22 (
.VGND(vssd_core),
.VPWR(vccd_core),
.gpio_defaults({ \gpio_defaults[298] , \gpio_defaults[297] , \gpio_defaults[296] , \gpio_defaults[295] , \gpio_defaults[294] , \gpio_defaults[293] , \gpio_defaults[292] , \gpio_defaults[291] , \gpio_defaults[290] , \gpio_defaults[289] , \gpio_defaults[288] , \gpio_defaults[287] , \gpio_defaults[286] })
);
gpio_defaults_block gpio_defaults_block_23 (
.VGND(vssd_core),
.VPWR(vccd_core),
.gpio_defaults({ \gpio_defaults[311] , \gpio_defaults[310] , \gpio_defaults[309] , \gpio_defaults[308] , \gpio_defaults[307] , \gpio_defaults[306] , \gpio_defaults[305] , \gpio_defaults[304] , \gpio_defaults[303] , \gpio_defaults[302] , \gpio_defaults[301] , \gpio_defaults[300] , \gpio_defaults[299] })
);
gpio_defaults_block gpio_defaults_block_24 (
.VGND(vssd_core),
.VPWR(vccd_core),
.gpio_defaults({ \gpio_defaults[324] , \gpio_defaults[323] , \gpio_defaults[322] , \gpio_defaults[321] , \gpio_defaults[320] , \gpio_defaults[319] , \gpio_defaults[318] , \gpio_defaults[317] , \gpio_defaults[316] , \gpio_defaults[315] , \gpio_defaults[314] , \gpio_defaults[313] , \gpio_defaults[312] })
);
gpio_defaults_block gpio_defaults_block_25 (
.VGND(vssd_core),
.VPWR(vccd_core),
.gpio_defaults({ \gpio_defaults[337] , \gpio_defaults[336] , \gpio_defaults[335] , \gpio_defaults[334] , \gpio_defaults[333] , \gpio_defaults[332] , \gpio_defaults[331] , \gpio_defaults[330] , \gpio_defaults[329] , \gpio_defaults[328] , \gpio_defaults[327] , \gpio_defaults[326] , \gpio_defaults[325] })
);
gpio_defaults_block gpio_defaults_block_26 (
.VGND(vssd_core),
.VPWR(vccd_core),
.gpio_defaults({ \gpio_defaults[350] , \gpio_defaults[349] , \gpio_defaults[348] , \gpio_defaults[347] , \gpio_defaults[346] , \gpio_defaults[345] , \gpio_defaults[344] , \gpio_defaults[343] , \gpio_defaults[342] , \gpio_defaults[341] , \gpio_defaults[340] , \gpio_defaults[339] , \gpio_defaults[338] })
);
gpio_defaults_block gpio_defaults_block_27 (
.VGND(vssd_core),
.VPWR(vccd_core),
.gpio_defaults({ \gpio_defaults[363] , \gpio_defaults[362] , \gpio_defaults[361] , \gpio_defaults[360] , \gpio_defaults[359] , \gpio_defaults[358] , \gpio_defaults[357] , \gpio_defaults[356] , \gpio_defaults[355] , \gpio_defaults[354] , \gpio_defaults[353] , \gpio_defaults[352] , \gpio_defaults[351] })
);
gpio_defaults_block gpio_defaults_block_28 (
.VGND(vssd_core),
.VPWR(vccd_core),
.gpio_defaults({ \gpio_defaults[376] , \gpio_defaults[375] , \gpio_defaults[374] , \gpio_defaults[373] , \gpio_defaults[372] , \gpio_defaults[371] , \gpio_defaults[370] , \gpio_defaults[369] , \gpio_defaults[368] , \gpio_defaults[367] , \gpio_defaults[366] , \gpio_defaults[365] , \gpio_defaults[364] })
);
gpio_defaults_block gpio_defaults_block_29 (
.VGND(vssd_core),
.VPWR(vccd_core),
.gpio_defaults({ \gpio_defaults[389] , \gpio_defaults[388] , \gpio_defaults[387] , \gpio_defaults[386] , \gpio_defaults[385] , \gpio_defaults[384] , \gpio_defaults[383] , \gpio_defaults[382] , \gpio_defaults[381] , \gpio_defaults[380] , \gpio_defaults[379] , \gpio_defaults[378] , \gpio_defaults[377] })
);
gpio_defaults_block \gpio_defaults_block_2[0] (
.VGND(vssd_core),
.VPWR(vccd_core),
.gpio_defaults({ \gpio_defaults[38] , \gpio_defaults[37] , \gpio_defaults[36] , \gpio_defaults[35] , \gpio_defaults[34] , \gpio_defaults[33] , \gpio_defaults[32] , \gpio_defaults[31] , \gpio_defaults[30] , \gpio_defaults[29] , \gpio_defaults[28] , \gpio_defaults[27] , \gpio_defaults[26] })
);
gpio_defaults_block \gpio_defaults_block_2[1] (
.VGND(vssd_core),
.VPWR(vccd_core),
.gpio_defaults({ \gpio_defaults[51] , \gpio_defaults[50] , \gpio_defaults[49] , \gpio_defaults[48] , \gpio_defaults[47] , \gpio_defaults[46] , \gpio_defaults[45] , \gpio_defaults[44] , \gpio_defaults[43] , \gpio_defaults[42] , \gpio_defaults[41] , \gpio_defaults[40] , \gpio_defaults[39] })
);
gpio_defaults_block \gpio_defaults_block_2[2] (
.VGND(vssd_core),
.VPWR(vccd_core),
.gpio_defaults({ \gpio_defaults[64] , \gpio_defaults[63] , \gpio_defaults[62] , \gpio_defaults[61] , \gpio_defaults[60] , \gpio_defaults[59] , \gpio_defaults[58] , \gpio_defaults[57] , \gpio_defaults[56] , \gpio_defaults[55] , \gpio_defaults[54] , \gpio_defaults[53] , \gpio_defaults[52] })
);
gpio_defaults_block gpio_defaults_block_30 (
.VGND(vssd_core),
.VPWR(vccd_core),
.gpio_defaults({ \gpio_defaults[402] , \gpio_defaults[401] , \gpio_defaults[400] , \gpio_defaults[399] , \gpio_defaults[398] , \gpio_defaults[397] , \gpio_defaults[396] , \gpio_defaults[395] , \gpio_defaults[394] , \gpio_defaults[393] , \gpio_defaults[392] , \gpio_defaults[391] , \gpio_defaults[390] })
);
gpio_defaults_block gpio_defaults_block_31 (
.VGND(vssd_core),
.VPWR(vccd_core),
.gpio_defaults({ \gpio_defaults[415] , \gpio_defaults[414] , \gpio_defaults[413] , \gpio_defaults[412] , \gpio_defaults[411] , \gpio_defaults[410] , \gpio_defaults[409] , \gpio_defaults[408] , \gpio_defaults[407] , \gpio_defaults[406] , \gpio_defaults[405] , \gpio_defaults[404] , \gpio_defaults[403] })
);
gpio_defaults_block gpio_defaults_block_32 (
.VGND(vssd_core),
.VPWR(vccd_core),
.gpio_defaults({ \gpio_defaults[428] , \gpio_defaults[427] , \gpio_defaults[426] , \gpio_defaults[425] , \gpio_defaults[424] , \gpio_defaults[423] , \gpio_defaults[422] , \gpio_defaults[421] , \gpio_defaults[420] , \gpio_defaults[419] , \gpio_defaults[418] , \gpio_defaults[417] , \gpio_defaults[416] })
);
gpio_defaults_block gpio_defaults_block_33 (
.VGND(vssd_core),
.VPWR(vccd_core),
.gpio_defaults({ \gpio_defaults[441] , \gpio_defaults[440] , \gpio_defaults[439] , \gpio_defaults[438] , \gpio_defaults[437] , \gpio_defaults[436] , \gpio_defaults[435] , \gpio_defaults[434] , \gpio_defaults[433] , \gpio_defaults[432] , \gpio_defaults[431] , \gpio_defaults[430] , \gpio_defaults[429] })
);
gpio_defaults_block gpio_defaults_block_34 (
.VGND(vssd_core),
.VPWR(vccd_core),
.gpio_defaults({ \gpio_defaults[454] , \gpio_defaults[453] , \gpio_defaults[452] , \gpio_defaults[451] , \gpio_defaults[450] , \gpio_defaults[449] , \gpio_defaults[448] , \gpio_defaults[447] , \gpio_defaults[446] , \gpio_defaults[445] , \gpio_defaults[444] , \gpio_defaults[443] , \gpio_defaults[442] })
);
gpio_defaults_block gpio_defaults_block_35 (
.VGND(vssd_core),
.VPWR(vccd_core),
.gpio_defaults({ \gpio_defaults[467] , \gpio_defaults[466] , \gpio_defaults[465] , \gpio_defaults[464] , \gpio_defaults[463] , \gpio_defaults[462] , \gpio_defaults[461] , \gpio_defaults[460] , \gpio_defaults[459] , \gpio_defaults[458] , \gpio_defaults[457] , \gpio_defaults[456] , \gpio_defaults[455] })
);
gpio_defaults_block gpio_defaults_block_36 (
.VGND(vssd_core),
.VPWR(vccd_core),
.gpio_defaults({ \gpio_defaults[480] , \gpio_defaults[479] , \gpio_defaults[478] , \gpio_defaults[477] , \gpio_defaults[476] , \gpio_defaults[475] , \gpio_defaults[474] , \gpio_defaults[473] , \gpio_defaults[472] , \gpio_defaults[471] , \gpio_defaults[470] , \gpio_defaults[469] , \gpio_defaults[468] })
);
gpio_defaults_block gpio_defaults_block_37 (
.VGND(vssd_core),
.VPWR(vccd_core),
.gpio_defaults({ \gpio_defaults[493] , \gpio_defaults[492] , \gpio_defaults[491] , \gpio_defaults[490] , \gpio_defaults[489] , \gpio_defaults[488] , \gpio_defaults[487] , \gpio_defaults[486] , \gpio_defaults[485] , \gpio_defaults[484] , \gpio_defaults[483] , \gpio_defaults[482] , \gpio_defaults[481] })
);
gpio_defaults_block gpio_defaults_block_5 (
.VGND(vssd_core),
.VPWR(vccd_core),
.gpio_defaults({ \gpio_defaults[77] , \gpio_defaults[76] , \gpio_defaults[75] , \gpio_defaults[74] , \gpio_defaults[73] , \gpio_defaults[72] , \gpio_defaults[71] , \gpio_defaults[70] , \gpio_defaults[69] , \gpio_defaults[68] , \gpio_defaults[67] , \gpio_defaults[66] , \gpio_defaults[65] })
);
gpio_defaults_block gpio_defaults_block_6 (
.VGND(vssd_core),
.VPWR(vccd_core),
.gpio_defaults({ \gpio_defaults[90] , \gpio_defaults[89] , \gpio_defaults[88] , \gpio_defaults[87] , \gpio_defaults[86] , \gpio_defaults[85] , \gpio_defaults[84] , \gpio_defaults[83] , \gpio_defaults[82] , \gpio_defaults[81] , \gpio_defaults[80] , \gpio_defaults[79] , \gpio_defaults[78] })
);
gpio_defaults_block gpio_defaults_block_7 (
.VGND(vssd_core),
.VPWR(vccd_core),
.gpio_defaults({ \gpio_defaults[103] , \gpio_defaults[102] , \gpio_defaults[101] , \gpio_defaults[100] , \gpio_defaults[99] , \gpio_defaults[98] , \gpio_defaults[97] , \gpio_defaults[96] , \gpio_defaults[95] , \gpio_defaults[94] , \gpio_defaults[93] , \gpio_defaults[92] , \gpio_defaults[91] })
);
gpio_defaults_block gpio_defaults_block_8 (
.VGND(vssd_core),
.VPWR(vccd_core),
.gpio_defaults({ \gpio_defaults[116] , \gpio_defaults[115] , \gpio_defaults[114] , \gpio_defaults[113] , \gpio_defaults[112] , \gpio_defaults[111] , \gpio_defaults[110] , \gpio_defaults[109] , \gpio_defaults[108] , \gpio_defaults[107] , \gpio_defaults[106] , \gpio_defaults[105] , \gpio_defaults[104] })
);
gpio_defaults_block gpio_defaults_block_9 (
.VGND(vssd_core),
.VPWR(vccd_core),
.gpio_defaults({ \gpio_defaults[129] , \gpio_defaults[128] , \gpio_defaults[127] , \gpio_defaults[126] , \gpio_defaults[125] , \gpio_defaults[124] , \gpio_defaults[123] , \gpio_defaults[122] , \gpio_defaults[121] , \gpio_defaults[120] , \gpio_defaults[119] , \gpio_defaults[118] , \gpio_defaults[117] })
);
housekeeping housekeeping (
.VGND(vssd_core),
.VPWR(vccd_core),
.debug_in(debug_in),
.debug_mode(debug_mode),
.debug_oeb(debug_oeb),
.debug_out(debug_out),
.irq({ \irq_spi[2] , \irq_spi[1] , \irq_spi[0] }),
.mask_rev_in({ \mask_rev[31] , \mask_rev[30] , \mask_rev[29] , \mask_rev[28] , \mask_rev[27] , \mask_rev[26] , \mask_rev[25] , \mask_rev[24] , \mask_rev[23] , \mask_rev[22] , \mask_rev[21] , \mask_rev[20] , \mask_rev[19] , \mask_rev[18] , \mask_rev[17] , \mask_rev[16] , \mask_rev[15] , \mask_rev[14] , \mask_rev[13] , \mask_rev[12] , \mask_rev[11] , \mask_rev[10] , \mask_rev[9] , \mask_rev[8] , \mask_rev[7] , \mask_rev[6] , \mask_rev[5] , \mask_rev[4] , \mask_rev[3] , \mask_rev[2] , \mask_rev[1] , \mask_rev[0] }),
.mgmt_gpio_in({ \mgmt_io_in[37] , \mgmt_io_in[36] , \mgmt_io_in[35] , \mgmt_io_in[34] , \mgmt_io_in[33] , \mgmt_io_in[32] , \mgmt_io_in[31] , \mgmt_io_in[30] , \mgmt_io_in[29] , \mgmt_io_in[28] , \mgmt_io_in[27] , \mgmt_io_in[26] , \mgmt_io_in[25] , \mgmt_io_in[24] , \mgmt_io_in[23] , \mgmt_io_in[22] , \mgmt_io_in[21] , \mgmt_io_in[20] , \mgmt_io_in[19] , \mgmt_io_in[18] , \mgmt_io_in[17] , \mgmt_io_in[16] , \mgmt_io_in[15] , \mgmt_io_in[14] , \mgmt_io_in[13] , \mgmt_io_in[12] , \mgmt_io_in[11] , \mgmt_io_in[10] , \mgmt_io_in[9] , \mgmt_io_in[8] , \mgmt_io_in[7] , \mgmt_io_in[6] , \mgmt_io_in[5] , \mgmt_io_in[4] , \mgmt_io_in[3] , \mgmt_io_in[2] , \mgmt_io_in[1] , \mgmt_io_in[0] }),
.mgmt_gpio_oeb({ \mgmt_io_oeb[4] , \mgmt_io_oeb[3] , \mgmt_io_oeb[2] , \mgmt_io_nc[32] , \mgmt_io_nc[31] , \mgmt_io_nc[30] , \mgmt_io_nc[29] , \mgmt_io_nc[28] , \mgmt_io_nc[27] , \mgmt_io_nc[26] , \mgmt_io_nc[25] , \mgmt_io_nc[24] , \mgmt_io_nc[23] , \mgmt_io_nc[22] , \mgmt_io_nc[21] , \mgmt_io_nc[20] , \mgmt_io_nc[19] , \mgmt_io_nc[18] , \mgmt_io_nc[17] , \mgmt_io_nc[16] , \mgmt_io_nc[15] , \mgmt_io_nc[14] , \mgmt_io_nc[13] , \mgmt_io_nc[12] , \mgmt_io_nc[11] , \mgmt_io_nc[10] , \mgmt_io_nc[9] , \mgmt_io_nc[8] , \mgmt_io_nc[7] , \mgmt_io_nc[6] , \mgmt_io_nc[5] , \mgmt_io_nc[4] , \mgmt_io_nc[3] , \mgmt_io_nc[2] , \mgmt_io_nc[1] , \mgmt_io_nc[0] , \mgmt_io_oeb[1] , \mgmt_io_oeb[0] }),
.mgmt_gpio_out({ \mgmt_io_out[4] , \mgmt_io_out[3] , \mgmt_io_out[2] , \mgmt_io_in[34] , \mgmt_io_in[33] , \mgmt_io_in[32] , \mgmt_io_in[31] , \mgmt_io_in[30] , \mgmt_io_in[29] , \mgmt_io_in[28] , \mgmt_io_in[27] , \mgmt_io_in[26] , \mgmt_io_in[25] , \mgmt_io_in[24] , \mgmt_io_in[23] , \mgmt_io_in[22] , \mgmt_io_in[21] , \mgmt_io_in[20] , \mgmt_io_in[19] , \mgmt_io_in[18] , \mgmt_io_in[17] , \mgmt_io_in[16] , \mgmt_io_in[15] , \mgmt_io_in[14] , \mgmt_io_in[13] , \mgmt_io_in[12] , \mgmt_io_in[11] , \mgmt_io_in[10] , \mgmt_io_in[9] , \mgmt_io_in[8] , \mgmt_io_in[7] , \mgmt_io_in[6] , \mgmt_io_in[5] , \mgmt_io_in[4] , \mgmt_io_in[3] , \mgmt_io_in[2] , \mgmt_io_out[1] , \mgmt_io_out[0] }),
.pad_flash_clk(flash_clk_frame),
.pad_flash_clk_oeb(flash_clk_oeb),
.pad_flash_csb(flash_csb_frame),
.pad_flash_csb_oeb(flash_csb_oeb),
.pad_flash_io0_di(flash_io0_di),
.pad_flash_io0_do(flash_io0_do),
.pad_flash_io0_ieb(flash_io0_ieb),
.pad_flash_io0_oeb(flash_io0_oeb),
.pad_flash_io1_di(flash_io1_di),
.pad_flash_io1_do(flash_io1_do),
.pad_flash_io1_ieb(flash_io1_ieb),
.pad_flash_io1_oeb(flash_io1_oeb),
.pll90_sel({ \spi_pll90_sel[2] , \spi_pll90_sel[1] , \spi_pll90_sel[0] }),
.pll_bypass(ext_clk_sel),
.pll_dco_ena(spi_pll_dco_ena),
.pll_div({ \spi_pll_div[4] , \spi_pll_div[3] , \spi_pll_div[2] , \spi_pll_div[1] , \spi_pll_div[0] }),
.pll_ena(spi_pll_ena),
.pll_sel({ \spi_pll_sel[2] , \spi_pll_sel[1] , \spi_pll_sel[0] }),
.pll_trim({ \spi_pll_trim[25] , \spi_pll_trim[24] , \spi_pll_trim[23] , \spi_pll_trim[22] , \spi_pll_trim[21] , \spi_pll_trim[20] , \spi_pll_trim[19] , \spi_pll_trim[18] , \spi_pll_trim[17] , \spi_pll_trim[16] , \spi_pll_trim[15] , \spi_pll_trim[14] , \spi_pll_trim[13] , \spi_pll_trim[12] , \spi_pll_trim[11] , \spi_pll_trim[10] , \spi_pll_trim[9] , \spi_pll_trim[8] , \spi_pll_trim[7] , \spi_pll_trim[6] , \spi_pll_trim[5] , \spi_pll_trim[4] , \spi_pll_trim[3] , \spi_pll_trim[2] , \spi_pll_trim[1] , \spi_pll_trim[0] }),
.porb(porb_l),
.pwr_ctrl_out({ \pwr_ctrl_nc[3] , \pwr_ctrl_nc[2] , \pwr_ctrl_nc[1] , \pwr_ctrl_nc[0] }),
.qspi_enabled(qspi_enabled),
.reset(ext_reset),
.ser_rx(ser_rx),
.ser_tx(ser_tx),
.serial_clock(\gpio_clock_1_shifted[0] ),
.serial_data_1(\gpio_serial_link_1_shifted[0] ),
.serial_data_2(\gpio_serial_link_2_shifted[18] ),
.serial_load(\gpio_load_1_shifted[0] ),
.serial_resetn(\gpio_resetn_1_shifted[0] ),
.spi_csb(spi_csb),
.spi_enabled(spi_enabled),
.spi_sck(spi_sck),
.spi_sdi(spi_sdi),
.spi_sdo(spi_sdo),
.spi_sdoenb(spi_sdoenb),
.spimemio_flash_clk(flash_clk_core),
.spimemio_flash_csb(flash_csb_core),
.spimemio_flash_io0_di(flash_io0_di_core),
.spimemio_flash_io0_do(flash_io0_do_core),
.spimemio_flash_io0_oeb(flash_io0_oeb_core),
.spimemio_flash_io1_di(flash_io1_di_core),
.spimemio_flash_io1_do(flash_io1_do_core),
.spimemio_flash_io1_oeb(flash_io1_oeb_core),
.spimemio_flash_io2_di(flash_io2_di_core),
.spimemio_flash_io2_do(flash_io2_do_core),
.spimemio_flash_io2_oeb(flash_io2_oeb_core),
.spimemio_flash_io3_di(flash_io3_di_core),
.spimemio_flash_io3_do(flash_io3_do_core),
.spimemio_flash_io3_oeb(flash_io3_oeb_core),
.sram_ro_addr({ \hkspi_sram_addr[7] , \hkspi_sram_addr[6] , \hkspi_sram_addr[5] , \hkspi_sram_addr[4] , \hkspi_sram_addr[3] , \hkspi_sram_addr[2] , \hkspi_sram_addr[1] , \hkspi_sram_addr[0] }),
.sram_ro_clk(hkspi_sram_clk),
.sram_ro_csb(hkspi_sram_csb),
.sram_ro_data({ \hkspi_sram_data[31] , \hkspi_sram_data[30] , \hkspi_sram_data[29] , \hkspi_sram_data[28] , \hkspi_sram_data[27] , \hkspi_sram_data[26] , \hkspi_sram_data[25] , \hkspi_sram_data[24] , \hkspi_sram_data[23] , \hkspi_sram_data[22] , \hkspi_sram_data[21] , \hkspi_sram_data[20] , \hkspi_sram_data[19] , \hkspi_sram_data[18] , \hkspi_sram_data[17] , \hkspi_sram_data[16] , \hkspi_sram_data[15] , \hkspi_sram_data[14] , \hkspi_sram_data[13] , \hkspi_sram_data[12] , \hkspi_sram_data[11] , \hkspi_sram_data[10] , \hkspi_sram_data[9] , \hkspi_sram_data[8] , \hkspi_sram_data[7] , \hkspi_sram_data[6] , \hkspi_sram_data[5] , \hkspi_sram_data[4] , \hkspi_sram_data[3] , \hkspi_sram_data[2] , \hkspi_sram_data[1] , \hkspi_sram_data[0] }),
.trap(trap),
.uart_enabled(uart_enabled),
.user_clock(caravel_clk2),
2021-11-18 17:35:11 -06:00
.usr1_vcc_pwrgood(mprj_vcc_pwrgood),
.usr1_vdd_pwrgood(mprj_vdd_pwrgood),
.usr2_vcc_pwrgood(mprj2_vcc_pwrgood),
.usr2_vdd_pwrgood(mprj2_vdd_pwrgood),
.wb_ack_o(hk_ack_i),
.wb_adr_i({ \mprj_adr_o_core[31] , \mprj_adr_o_core[30] , \mprj_adr_o_core[29] , \mprj_adr_o_core[28] , \mprj_adr_o_core[27] , \mprj_adr_o_core[26] , \mprj_adr_o_core[25] , \mprj_adr_o_core[24] , \mprj_adr_o_core[23] , \mprj_adr_o_core[22] , \mprj_adr_o_core[21] , \mprj_adr_o_core[20] , \mprj_adr_o_core[19] , \mprj_adr_o_core[18] , \mprj_adr_o_core[17] , \mprj_adr_o_core[16] , \mprj_adr_o_core[15] , \mprj_adr_o_core[14] , \mprj_adr_o_core[13] , \mprj_adr_o_core[12] , \mprj_adr_o_core[11] , \mprj_adr_o_core[10] , \mprj_adr_o_core[9] , \mprj_adr_o_core[8] , \mprj_adr_o_core[7] , \mprj_adr_o_core[6] , \mprj_adr_o_core[5] , \mprj_adr_o_core[4] , \mprj_adr_o_core[3] , \mprj_adr_o_core[2] , \mprj_adr_o_core[1] , \mprj_adr_o_core[0] }),
.wb_clk_i(caravel_clk),
.wb_cyc_i(hk_cyc_o),
2021-11-18 17:35:11 -06:00
.wb_dat_i({ \mprj_dat_o_core[31] , \mprj_dat_o_core[30] , \mprj_dat_o_core[29] , \mprj_dat_o_core[28] , \mprj_dat_o_core[27] , \mprj_dat_o_core[26] , \mprj_dat_o_core[25] , \mprj_dat_o_core[24] , \mprj_dat_o_core[23] , \mprj_dat_o_core[22] , \mprj_dat_o_core[21] , \mprj_dat_o_core[20] , \mprj_dat_o_core[19] , \mprj_dat_o_core[18] , \mprj_dat_o_core[17] , \mprj_dat_o_core[16] , \mprj_dat_o_core[15] , \mprj_dat_o_core[14] , \mprj_dat_o_core[13] , \mprj_dat_o_core[12] , \mprj_dat_o_core[11] , \mprj_dat_o_core[10] , \mprj_dat_o_core[9] , \mprj_dat_o_core[8] , \mprj_dat_o_core[7] , \mprj_dat_o_core[6] , \mprj_dat_o_core[5] , \mprj_dat_o_core[4] , \mprj_dat_o_core[3] , \mprj_dat_o_core[2] , \mprj_dat_o_core[1] , \mprj_dat_o_core[0] }),
.wb_dat_o({ \hk_dat_i[31] , \hk_dat_i[30] , \hk_dat_i[29] , \hk_dat_i[28] , \hk_dat_i[27] , \hk_dat_i[26] , \hk_dat_i[25] , \hk_dat_i[24] , \hk_dat_i[23] , \hk_dat_i[22] , \hk_dat_i[21] , \hk_dat_i[20] , \hk_dat_i[19] , \hk_dat_i[18] , \hk_dat_i[17] , \hk_dat_i[16] , \hk_dat_i[15] , \hk_dat_i[14] , \hk_dat_i[13] , \hk_dat_i[12] , \hk_dat_i[11] , \hk_dat_i[10] , \hk_dat_i[9] , \hk_dat_i[8] , \hk_dat_i[7] , \hk_dat_i[6] , \hk_dat_i[5] , \hk_dat_i[4] , \hk_dat_i[3] , \hk_dat_i[2] , \hk_dat_i[1] , \hk_dat_i[0] }),
.wb_rstn_i(caravel_rstn),
.wb_sel_i({ \mprj_sel_o_core[3] , \mprj_sel_o_core[2] , \mprj_sel_o_core[1] , \mprj_sel_o_core[0] }),
.wb_stb_i(hk_stb_o),
.wb_we_i(mprj_we_o_core)
);
mgmt_protect mgmt_buffers (
.caravel_clk(caravel_clk),
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2021-11-18 17:35:11 -06:00
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assign \gpio_clock_2_shifted[11] = \gpio_clock_2[12] ;
assign \gpio_clock_2_shifted[10] = \gpio_clock_2[11] ;
assign \gpio_clock_2_shifted[9] = \gpio_clock_2[10] ;
assign \gpio_clock_2_shifted[8] = \gpio_clock_2[9] ;
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2021-11-18 17:35:11 -06:00
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assign \gpio_clock_2_shifted[3] = \gpio_clock_2[4] ;
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2021-11-18 17:35:11 -06:00
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2021-11-18 17:35:11 -06:00
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endmodule