////////////////////////////////////////////////////////////////////// //// //// //// DES Top //// //// //// //// This file is part of the SystemC DES //// //// //// //// Description: //// //// Top file of DES project //// //// //// //// Generated automatically using SystemC to Verilog translator //// //// //// //// To Do: //// //// - done //// //// //// //// Author(s): //// //// - Javier Castillo, jcastilo@opencores.org //// //// //// ////////////////////////////////////////////////////////////////////// //// //// //// Copyright (C) 2000 Authors and OPENCORES.ORG //// //// //// //// This source file may be used and distributed without //// //// restriction provided that this copyright statement is not //// //// removed from the file and that any derivative work contains //// //// the original copyright notice and the associated disclaimer. //// //// //// //// This source file is free software; you can redistribute it //// //// and/or modify it under the terms of the GNU Lesser General //// //// Public License as published by the Free Software Foundation; //// //// either version 2.1 of the License, or (at your option) any //// //// later version. //// //// //// //// This source is distributed in the hope that it will be //// //// useful, but WITHOUT ANY WARRANTY; without even the implied //// //// warranty of MERCHANTABILITY or FITNESS FOR A PARTICULAR //// //// PURPOSE. See the GNU Lesser General Public License for more //// //// details. //// //// //// //// You should have received a copy of the GNU Lesser General //// //// Public License along with this source; if not, download it //// //// from http://www.opencores.org/lgpl.shtml //// //// //// ////////////////////////////////////////////////////////////////////// // // CVS Revision History // // $Log: des.v,v $ // Revision 1.1.1.1 2004/07/05 17:31:17 jcastillo // First import // module des(clk,reset,load_i,decrypt_i,data_i,key_i,data_o,ready_o); input clk; input reset; input load_i; input decrypt_i; input [63:0] data_i; input [63:0] key_i; output [63:0] data_o; output ready_o; reg [63:0] data_o; reg ready_o; reg [3:0] stage1_iter; reg [3:0] next_stage1_iter; reg next_ready_o; reg[63:0] next_data_o; reg data_ready; reg next_data_ready; reg [31:0] stage1_L_i; reg [31:0] stage1_R_i; reg [55:0] stage1_round_key_i; reg [3:0] stage1_iteration_i; wire [31:0] stage1_R_o; wire [31:0] stage1_L_o; wire [55:0] stage1_round_key_o; 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