bug fixed for local encoders and module nets creation
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b2f57ecf81
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fe433f3e50
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@ -1028,6 +1028,161 @@ vtr::vector<MuxOutputId, ModuleNetId> build_mux_module_output_buffers(ModuleMana
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return mux_output_nets;
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return mux_output_nets;
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}
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}
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* This function will
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* 1. Build local encoders for a MUX module (if specified)
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* 2. Build nets between memory ports of a MUX module and branch circuits
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* This happens when local encoders are not needed
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*
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* MUX module
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* +---------------------
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* | mux_mem_nets/mux_mem_inv_nets
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* | |
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* | v +---------
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* mem-+-------->|
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* | | Branch Module
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*
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* 3. Build nets between local encoders and memory ports of a MUX module
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* This happens when local encoders are needed
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* 4. Build nets between local encoders and branch circuits
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* This happens when local encoders are needed
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*
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* MUX module
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* +---------------------
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* |
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* | +-------+ mux_mem_nets/mux_mem_inv_nets
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* | | | |
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* mem--+------>| | v +---------
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* | | Local |-------->|
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* | |Encoder| | Branch
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* | | | | Module
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* | | | |
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* | | | |
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*
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*********************************************************************/
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static
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void build_mux_module_local_encoders_and_memory_nets(ModuleManager& module_manager,
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const ModuleId& mux_module,
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const CircuitLibrary& circuit_lib,
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const CircuitModelId& mux_model,
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const std::vector<CircuitPortId>& mux_sram_ports,
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const MuxGraph& mux_graph,
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vtr::vector<MuxMemId, ModuleNetId>& mux_mem_nets,
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vtr::vector<MuxMemId, ModuleNetId>& mux_mem_inv_nets) {
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/* Create nets here, and we will configure the net source later */
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for (size_t mem = 0; mem < mux_graph.num_memory_bits(); ++mem) {
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ModuleNetId mem_net = module_manager.create_module_net(mux_module);
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mux_mem_nets.push_back(mem_net);
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ModuleNetId mem_inv_net = module_manager.create_module_net(mux_module);
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mux_mem_inv_nets.push_back(mem_inv_net);
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}
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if (false == circuit_lib.mux_use_local_encoder(mux_model)) {
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/* Add mem and mem_inv nets here */
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size_t mem_net_cnt = 0;
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for (const auto& port : mux_sram_ports) {
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ModulePortId mem_port_id = module_manager.find_module_port(mux_module, circuit_lib.port_lib_name(port));
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||||||
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BasicPort mem_port = module_manager.module_port(mux_module, mem_port_id);
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for (const size_t& pin : mem_port.pins()) {
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MuxMemId mem_id = MuxMemId(mem_net_cnt);
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/* Set the module net source */
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module_manager.add_module_net_source(mux_module, mux_mem_nets[mem_id], mux_module, 0, mem_port_id, pin);
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/* Update counter */
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||||||
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mem_net_cnt++;
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||||||
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}
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}
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VTR_ASSERT(mem_net_cnt == mux_graph.num_memory_bits());
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/* Add mem and mem_inv nets here */
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size_t mem_inv_net_cnt = 0;
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for (const auto& port : mux_sram_ports) {
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||||||
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ModulePortId mem_inv_port_id = module_manager.find_module_port(mux_module, std::string(circuit_lib.port_lib_name(port) + "_inv"));
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||||||
|
BasicPort mem_inv_port = module_manager.module_port(mux_module, mem_inv_port_id);
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for (const size_t& pin : mem_inv_port.pins()) {
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MuxMemId mem_id = MuxMemId(mem_inv_net_cnt);
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/* Set the module net source */
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module_manager.add_module_net_source(mux_module, mux_mem_inv_nets[mem_id], mux_module, 0, mem_inv_port_id, pin);
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||||||
|
/* Update counter */
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||||||
|
mem_inv_net_cnt++;
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||||||
|
}
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||||||
|
}
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|
VTR_ASSERT(mem_inv_net_cnt == mux_graph.num_memory_bits());
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return; /* Finish here if local encoders are not required */
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}
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/* Add local decoder instance here */
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VTR_ASSERT(true == circuit_lib.mux_use_local_encoder(mux_model));
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BasicPort decoder_data_port(generate_mux_local_decoder_data_port_name(), mux_graph.num_memory_bits());
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BasicPort decoder_data_inv_port(generate_mux_local_decoder_data_inv_port_name(), mux_graph.num_memory_bits());
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/* Local port to record the LSB and MSB of each level, here, we deposite (0, 0) */
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ModulePortId mux_module_sram_port_id = module_manager.find_module_port(mux_module, circuit_lib.port_lib_name(mux_sram_ports[0]));
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||||||
|
BasicPort lvl_addr_port(circuit_lib.port_lib_name(mux_sram_ports[0]), 0);
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||||||
|
BasicPort lvl_data_port(decoder_data_port.get_name(), 0);
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|
BasicPort lvl_data_inv_port(decoder_data_inv_port.get_name(), 0);
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/* Counter for mem index */
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size_t mem_net_cnt = 0;
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size_t mem_inv_net_cnt = 0;
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for (const auto& lvl : mux_graph.levels()) {
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size_t addr_size = find_mux_local_decoder_addr_size(mux_graph.num_memory_bits_at_level(lvl));
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|
size_t data_size = mux_graph.num_memory_bits_at_level(lvl);
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|
/* Update the LSB and MSB of addr and data port for the current level */
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|
lvl_addr_port.rotate(addr_size);
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lvl_data_port.rotate(data_size);
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|
lvl_data_inv_port.rotate(data_size);
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|
std::string decoder_module_name = generate_mux_local_decoder_subckt_name(addr_size, data_size);
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||||||
|
ModuleId decoder_module = module_manager.find_module(decoder_module_name);
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||||||
|
VTR_ASSERT(ModuleId::INVALID() != decoder_module);
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||||||
|
size_t decoder_instance = module_manager.num_instance(mux_module, decoder_module);
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|
module_manager.add_child_module(mux_module, decoder_module);
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/* Add module nets to connect sram ports of MUX to address port */
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|
ModulePortId decoder_module_addr_port_id = module_manager.find_module_port(decoder_module, generate_mux_local_decoder_addr_port_name());
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|
BasicPort decoder_module_addr_port = module_manager.module_port(decoder_module, decoder_module_addr_port_id);
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|
VTR_ASSERT(decoder_module_addr_port.get_width() == lvl_addr_port.get_width());
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/* Build pin-to-pin net connection */
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for (size_t pin_id = 0; pin_id < lvl_addr_port.pins().size(); ++pin_id) {
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ModuleNetId net = module_manager.create_module_net(mux_module);
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module_manager.add_module_net_source(mux_module, net, mux_module, 0, mux_module_sram_port_id, lvl_addr_port.pins()[pin_id]);
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||||||
|
module_manager.add_module_net_sink(mux_module, net, decoder_module, decoder_instance, decoder_module_addr_port_id, decoder_module_addr_port.pins()[pin_id]);
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|
}
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/* Add module nets to connect data port to MUX mem ports */
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ModulePortId decoder_module_data_port_id = module_manager.find_module_port(decoder_module, generate_mux_local_decoder_data_port_name());
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|
BasicPort decoder_module_data_port = module_manager.module_port(decoder_module, decoder_module_data_port_id);
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/* Build pin-to-pin net connection */
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for (const size_t& pin : decoder_module_data_port.pins()) {
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ModuleNetId net = mux_mem_nets[MuxMemId(mem_net_cnt)];
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||||||
|
module_manager.add_module_net_source(mux_module, net, decoder_module, decoder_instance, decoder_module_data_port_id, pin);
|
||||||
|
module_manager.set_net_name(mux_module, net, std::string(decoder_module_data_port.get_name() + "_" + std::to_string(pin) + "_"));
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||||||
|
/* Add the module nets to mux_mem_nets cache */
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||||||
|
mem_net_cnt++;
|
||||||
|
}
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||||||
|
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||||||
|
ModulePortId decoder_module_data_inv_port_id = module_manager.find_module_port(decoder_module, generate_mux_local_decoder_data_inv_port_name());
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||||||
|
BasicPort decoder_module_data_inv_port = module_manager.module_port(decoder_module, decoder_module_data_inv_port_id);
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||||||
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/* Build pin-to-pin net connection */
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||||||
|
for (const size_t& pin : decoder_module_data_inv_port.pins()) {
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||||||
|
ModuleNetId net = mux_mem_inv_nets[MuxMemId(mem_inv_net_cnt)];
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||||||
|
module_manager.add_module_net_source(mux_module, net, decoder_module, decoder_instance, decoder_module_data_inv_port_id, pin);
|
||||||
|
module_manager.set_net_name(mux_module, net, std::string(decoder_module_data_inv_port.get_name() + "_" + std::to_string(pin) + "_"));
|
||||||
|
/* Add the module nets to mux_mem_inv_nets cache */
|
||||||
|
mem_inv_net_cnt++;
|
||||||
|
}
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||||||
|
}
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||||||
|
VTR_ASSERT(mem_net_cnt == mux_graph.num_memory_bits());
|
||||||
|
VTR_ASSERT(mem_inv_net_cnt == mux_graph.num_memory_bits());
|
||||||
|
}
|
||||||
|
|
||||||
/*********************************************************************
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/*********************************************************************
|
||||||
* Generate module of a CMOS multiplexer with the given size
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* Generate module of a CMOS multiplexer with the given size
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||||||
* The module will consist of three parts:
|
* The module will consist of three parts:
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||||||
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@ -1140,117 +1295,11 @@ void build_cmos_mux_module(ModuleManager& module_manager,
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||||||
/* Create module nets for mem and mem_inv ports */
|
/* Create module nets for mem and mem_inv ports */
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||||||
vtr::vector<MuxMemId, ModuleNetId> mux_mem_nets;
|
vtr::vector<MuxMemId, ModuleNetId> mux_mem_nets;
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||||||
vtr::vector<MuxMemId, ModuleNetId> mux_mem_inv_nets;
|
vtr::vector<MuxMemId, ModuleNetId> mux_mem_inv_nets;
|
||||||
/* Create nets here, and we will configure the net source later */
|
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||||||
for (size_t mem = 0; mem < mux_graph.num_memory_bits(); ++mem) {
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||||||
ModuleNetId mem_net = module_manager.create_module_net(mux_module);
|
|
||||||
mux_mem_nets.push_back(mem_net);
|
|
||||||
ModuleNetId mem_inv_net = module_manager.create_module_net(mux_module);
|
|
||||||
mux_mem_inv_nets.push_back(mem_inv_net);
|
|
||||||
}
|
|
||||||
|
|
||||||
if (false == circuit_lib.mux_use_local_encoder(mux_model)) {
|
build_mux_module_local_encoders_and_memory_nets(module_manager, mux_module,
|
||||||
/* Add mem and mem_inv nets here */
|
circuit_lib, mux_model, mux_sram_ports,
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size_t mem_net_cnt = 0;
|
mux_graph,
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||||||
for (const auto& port : mux_sram_ports) {
|
mux_mem_nets, mux_mem_inv_nets);
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||||||
ModulePortId mem_port_id = module_manager.find_module_port(mux_module, circuit_lib.port_lib_name(port));
|
|
||||||
BasicPort mem_port = module_manager.module_port(mux_module, mem_port_id);
|
|
||||||
for (const size_t& pin : mem_port.pins()) {
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|
||||||
MuxMemId mem_id = MuxMemId(mem_net_cnt);
|
|
||||||
/* Set the module net source */
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|
||||||
module_manager.add_module_net_source(mux_module, mux_mem_nets[mem_id], mux_module, 0, mem_port_id, pin);
|
|
||||||
/* Update counter */
|
|
||||||
mem_net_cnt++;
|
|
||||||
}
|
|
||||||
}
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||||||
VTR_ASSERT(mem_net_cnt == mux_graph.num_memory_bits());
|
|
||||||
|
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||||||
/* Add mem and mem_inv nets here */
|
|
||||||
size_t mem_inv_net_cnt = 0;
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|
||||||
for (const auto& port : mux_sram_ports) {
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|
||||||
ModulePortId mem_inv_port_id = module_manager.find_module_port(mux_module, std::string(circuit_lib.port_lib_name(port) + "_inv"));
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|
||||||
BasicPort mem_inv_port = module_manager.module_port(mux_module, mem_inv_port_id);
|
|
||||||
for (const size_t& pin : mem_inv_port.pins()) {
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|
||||||
MuxMemId mem_id = MuxMemId(mem_inv_net_cnt);
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|
||||||
/* Set the module net source */
|
|
||||||
module_manager.add_module_net_source(mux_module, mux_mem_inv_nets[mem_id], mux_module, 0, mem_inv_port_id, pin);
|
|
||||||
/* Update counter */
|
|
||||||
mem_inv_net_cnt++;
|
|
||||||
}
|
|
||||||
}
|
|
||||||
VTR_ASSERT(mem_inv_net_cnt == mux_graph.num_memory_bits());
|
|
||||||
} else {
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||||||
/* Add local decoder instance here */
|
|
||||||
VTR_ASSERT(true == circuit_lib.mux_use_local_encoder(mux_model));
|
|
||||||
BasicPort decoder_data_port(generate_mux_local_decoder_data_port_name(), mux_graph.num_memory_bits());
|
|
||||||
BasicPort decoder_data_inv_port(generate_mux_local_decoder_data_inv_port_name(), mux_graph.num_memory_bits());
|
|
||||||
|
|
||||||
/* Local port to record the LSB and MSB of each level, here, we deposite (0, 0) */
|
|
||||||
ModulePortId mux_module_sram_port_id = module_manager.find_module_port(mux_module, circuit_lib.port_lib_name(mux_sram_ports[0]));
|
|
||||||
BasicPort lvl_addr_port(circuit_lib.port_lib_name(mux_sram_ports[0]), 0);
|
|
||||||
BasicPort lvl_data_port(decoder_data_port.get_name(), 0);
|
|
||||||
BasicPort lvl_data_inv_port(decoder_data_inv_port.get_name(), 0);
|
|
||||||
|
|
||||||
/* Counter for mem index */
|
|
||||||
size_t mem_net_cnt = 0;
|
|
||||||
size_t mem_inv_net_cnt = 0;
|
|
||||||
|
|
||||||
for (const auto& lvl : mux_graph.levels()) {
|
|
||||||
size_t addr_size = find_mux_local_decoder_addr_size(mux_graph.num_memory_bits_at_level(lvl));
|
|
||||||
size_t data_size = mux_graph.num_memory_bits_at_level(lvl);
|
|
||||||
/* Update the LSB and MSB of addr and data port for the current level */
|
|
||||||
lvl_addr_port.rotate(addr_size);
|
|
||||||
lvl_data_port.rotate(data_size);
|
|
||||||
lvl_data_inv_port.rotate(data_size);
|
|
||||||
|
|
||||||
std::string decoder_module_name = generate_mux_local_decoder_subckt_name(addr_size, data_size);
|
|
||||||
ModuleId decoder_module = module_manager.find_module(decoder_module_name);
|
|
||||||
VTR_ASSERT(ModuleId::INVALID() != decoder_module);
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|
||||||
|
|
||||||
size_t decoder_instance = module_manager.num_instance(mux_module, decoder_module);
|
|
||||||
module_manager.add_child_module(mux_module, decoder_module);
|
|
||||||
|
|
||||||
/* Add module nets to connect sram ports of MUX to address port */
|
|
||||||
ModulePortId decoder_module_addr_port_id = module_manager.find_module_port(decoder_module, generate_mux_local_decoder_addr_port_name());
|
|
||||||
BasicPort decoder_module_addr_port = module_manager.module_port(decoder_module, decoder_module_addr_port_id);
|
|
||||||
VTR_ASSERT(decoder_module_addr_port.get_width() == lvl_addr_port.get_width());
|
|
||||||
|
|
||||||
/* Build pin-to-pin net connection */
|
|
||||||
for (size_t pin_id = 0; pin_id < lvl_addr_port.pins().size(); ++pin_id) {
|
|
||||||
ModuleNetId net = module_manager.create_module_net(mux_module);
|
|
||||||
module_manager.add_module_net_source(mux_module, net, mux_module, 0, mux_module_sram_port_id, lvl_addr_port.pins()[pin_id]);
|
|
||||||
module_manager.add_module_net_sink(mux_module, net, decoder_module, decoder_instance, decoder_module_addr_port_id, decoder_module_addr_port.pins()[pin_id]);
|
|
||||||
}
|
|
||||||
|
|
||||||
/* Add module nets to connect data port to MUX mem ports */
|
|
||||||
ModulePortId decoder_module_data_port_id = module_manager.find_module_port(decoder_module, generate_mux_local_decoder_data_port_name());
|
|
||||||
BasicPort decoder_module_data_port = module_manager.module_port(decoder_module, decoder_module_data_port_id);
|
|
||||||
|
|
||||||
/* Build pin-to-pin net connection */
|
|
||||||
for (const size_t& pin : decoder_module_data_port.pins()) {
|
|
||||||
ModuleNetId net = module_manager.create_module_net(mux_module);
|
|
||||||
module_manager.add_module_net_source(mux_module, net, decoder_module, decoder_instance, decoder_module_data_port_id, pin);
|
|
||||||
module_manager.set_net_name(mux_module, net, std::string(decoder_module_data_port.get_name() + "_" + std::to_string(pin) + "_"));
|
|
||||||
/* Add the module nets to mux_mem_nets cache */
|
|
||||||
mux_mem_nets[MuxMemId(mem_net_cnt)] = net;
|
|
||||||
mem_net_cnt++;
|
|
||||||
}
|
|
||||||
|
|
||||||
ModulePortId decoder_module_data_inv_port_id = module_manager.find_module_port(decoder_module, generate_mux_local_decoder_data_inv_port_name());
|
|
||||||
BasicPort decoder_module_data_inv_port = module_manager.module_port(decoder_module, decoder_module_data_inv_port_id);
|
|
||||||
|
|
||||||
/* Build pin-to-pin net connection */
|
|
||||||
for (const size_t& pin : decoder_module_data_inv_port.pins()) {
|
|
||||||
ModuleNetId net = module_manager.create_module_net(mux_module);
|
|
||||||
module_manager.add_module_net_source(mux_module, net, decoder_module, decoder_instance, decoder_module_data_inv_port_id, pin);
|
|
||||||
module_manager.set_net_name(mux_module, net, std::string(decoder_module_data_inv_port.get_name() + "_" + std::to_string(pin) + "_"));
|
|
||||||
/* Add the module nets to mux_mem_inv_nets cache */
|
|
||||||
mux_mem_inv_nets[MuxMemId(mem_inv_net_cnt)] = net;
|
|
||||||
mem_inv_net_cnt++;
|
|
||||||
}
|
|
||||||
}
|
|
||||||
VTR_ASSERT(mem_net_cnt == mux_graph.num_memory_bits());
|
|
||||||
VTR_ASSERT(mem_inv_net_cnt == mux_graph.num_memory_bits());
|
|
||||||
}
|
|
||||||
|
|
||||||
/* Print the internal logic in Verilog codes */
|
/* Print the internal logic in Verilog codes */
|
||||||
/* Print the Multiplexing structure in Verilog codes
|
/* Print the Multiplexing structure in Verilog codes
|
||||||
|
|
|
||||||
|
|
@ -64,28 +64,8 @@ BasicPort generate_verilog_port_for_module_net(const ModuleManager& module_manag
|
||||||
/* Reach here, this is a local wire */
|
/* Reach here, this is a local wire */
|
||||||
std::string net_name;
|
std::string net_name;
|
||||||
|
|
||||||
if (false == module_manager.net_name(module_id, module_net).empty()) {
|
|
||||||
net_name = module_manager.net_name(module_id, module_net);
|
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||||||
printf("net_name:%s\n", net_name.c_str());
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}
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/* Each net must only one 1 source */
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/* Each net must only one 1 source */
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if (1 != module_manager.net_source_modules(module_id, module_net).size()) {
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for (auto src_module : module_manager.net_source_modules(module_id, module_net)) {
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printf("net_source_module: %s\n",
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module_manager.module_name(src_module).c_str());
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}
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for (auto sink_module : module_manager.net_sink_modules(module_id, module_net)) {
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printf("net_sink_module: %s\n",
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||||||
module_manager.module_name(sink_module).c_str());
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for (auto sink_port : module_manager.net_sink_ports(module_id, module_net)) {
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printf("\tnet_sink_port: %s\n",
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module_manager.module_port(sink_module, sink_port).get_name().c_str());
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}
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}
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VTR_ASSERT(1 == module_manager.net_source_modules(module_id, module_net).size());
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VTR_ASSERT(1 == module_manager.net_source_modules(module_id, module_net).size());
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}
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/* Get the source module */
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/* Get the source module */
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ModuleId net_src_module = module_manager.net_source_modules(module_id, module_net)[ModuleNetSrcId(0)];
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ModuleId net_src_module = module_manager.net_source_modules(module_id, module_net)[ModuleNetSrcId(0)];
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@ -121,11 +101,17 @@ std::vector<BasicPort> find_verilog_module_local_wires(const ModuleManager& modu
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/* Local wires come from the child modules */
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/* Local wires come from the child modules */
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for (ModuleNetId module_net : module_manager.module_nets(module_id)) {
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for (ModuleNetId module_net : module_manager.module_nets(module_id)) {
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/* Bypass dangling nets */
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/* Bypass dangling nets:
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* Xifan Tang: I comment this part because it will shadow our problems in creating module graph
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* Indeed this make a robust and a smooth Verilog module writing
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* But I do want the module graph create is nice and clean !!!
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*/
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/*
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if ( (0 == module_manager.net_source_modules(module_id, module_net).size())
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if ( (0 == module_manager.net_source_modules(module_id, module_net).size())
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&& (0 == module_manager.net_source_modules(module_id, module_net).size()) ) {
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&& (0 == module_manager.net_source_modules(module_id, module_net).size()) ) {
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continue;
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continue;
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}
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}
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*/
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/* We only care local wires */
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/* We only care local wires */
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if (false == module_net_is_local_wire(module_manager, module_id, module_net)) {
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if (false == module_net_is_local_wire(module_manager, module_id, module_net)) {
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||||||
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