add stats for verilog modules

vpr7_x2p/vpr/SRC/fpga_x2p/base/module_manager.cpp

@@ -15,6 +15,11 @@
 /******************************************************************************
  * Public Accessors
  ******************************************************************************/
+/* Return number of modules */
+size_t ModuleManager::num_modules() const {
+  return ids_.size();
+}
+
 /* Find the name of a module */
 std::string ModuleManager::module_name(const ModuleId& module_id) const {
   /* Validate the module_id */

vpr7_x2p/vpr/SRC/fpga_x2p/base/module_manager.h

@@ -33,6 +33,7 @@ class ModuleManager {
     };
   public: /* Public Constructors */
   public: /* Public accessors */
+    size_t num_modules() const;
     std::string module_name(const ModuleId& module_id) const;
     std::string module_port_type_str(const enum e_module_port_type& port_type) const;
     std::vector<BasicPort> module_ports_by_type(const ModuleId& module_id, const enum e_module_port_type& port_type) const;

vpr7_x2p/vpr/SRC/fpga_x2p/verilog/verilog_api.c

@@ -420,6 +420,8 @@ void vpr_fpga_verilog(t_vpr_setup vpr_setup,
                          chomped_circuit_name,
                          *(Arch.spice) );
 
+  vpr_printf(TIO_MESSAGE_INFO, "Outputted %lu Verilog modules in total.\n", module_manager.num_modules());  
+
   /* End time count */
   t_end = clock();