Fix when explicit verilog is NOT used
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a0f1f8d163
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@ -370,7 +370,7 @@ void dump_verilog_pb_type_one_bus_port(FILE* fp,
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port_prefix, pb_type_port->name);
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} else {
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if (TRUE == dump_explicit_port_map) {
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fprintf(fp, ".%s(",
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fprintf(fp, ".%s (",
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pb_type_port->spice_model_port->lib_name);
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||||
}
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if (1 < pb_type_port->num_pins) {
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@ -445,7 +445,7 @@ void dump_verilog_pb_type_bus_ports(FILE* fp,
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}
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}
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dump_verilog_pb_type_one_bus_port(fp, cur_pb_type, formatted_port_prefix, "inout",
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||||
pb_type_inout_ports[iport], dump_port_type, TRUE);
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||||
pb_type_inout_ports[iport], dump_port_type, dump_explicit_port_map);
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||||
/* Update the counter */
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num_dumped_port++;
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@ -464,7 +464,7 @@ void dump_verilog_pb_type_bus_ports(FILE* fp,
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}
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}
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||||
dump_verilog_pb_type_one_bus_port(fp, cur_pb_type, formatted_port_prefix, "input",
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pb_type_input_ports[iport], dump_port_type, TRUE);
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||||
pb_type_input_ports[iport], dump_port_type, dump_explicit_port_map);
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||||
/* Update the counter */
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||||
num_dumped_port++;
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||||
}
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@ -482,7 +482,7 @@ void dump_verilog_pb_type_bus_ports(FILE* fp,
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}
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}
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||||
dump_verilog_pb_type_one_bus_port(fp, cur_pb_type, formatted_port_prefix, "output",
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||||
pb_type_output_ports[iport], dump_port_type, TRUE);
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||||
pb_type_output_ports[iport], dump_port_type, dump_explicit_port_map);
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||||
/* Update the counter */
|
||||
num_dumped_port++;
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||||
}
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@ -501,7 +501,7 @@ void dump_verilog_pb_type_bus_ports(FILE* fp,
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}
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}
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||||
dump_verilog_pb_type_one_bus_port(fp, cur_pb_type, formatted_port_prefix, "input",
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||||
pb_type_clk_ports[iport], dump_port_type, TRUE);
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||||
pb_type_clk_ports[iport], dump_port_type, dump_explicit_port_map);
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||||
/* Update the counter */
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||||
num_dumped_port++;
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||||
}
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@ -184,7 +184,6 @@ void dump_verilog_pb_generic_primitive(t_sram_orgz_info* cur_sram_orgz_info,
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dump_verilog_sram_config_bus_internal_wires(fp, cur_sram_orgz_info,
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cur_num_sram, cur_num_sram + num_sram - 1);
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}
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if (0 < num_sram_port) {
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switch (cur_sram_orgz_info->type) {
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||||
case SPICE_SRAM_MEMORY_BANK:
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@ -243,7 +242,7 @@ void dump_verilog_pb_generic_primitive(t_sram_orgz_info* cur_sram_orgz_info,
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assert(NULL != pad_ports[0]);
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||||
/* Add explicit port mapping if required */
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||||
if (true == is_explicit_mapping) {
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||||
fprintf(fp, ".%s(",
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||||
fprintf(fp, ".%s (",
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||||
pad_ports[0]->lib_name);
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||||
}
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||||
/* Print inout port */
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||||
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@ -266,7 +265,7 @@ void dump_verilog_pb_generic_primitive(t_sram_orgz_info* cur_sram_orgz_info,
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&& (true == is_explicit_mapping)) {
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||||
assert( 1 == num_sram_port);
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||||
assert( NULL != sram_ports[0]);
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||||
fprintf(fp, ".%s(",
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||||
fprintf(fp, ".%s (",
|
||||
sram_ports[0]->lib_name);
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||||
}
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||||
dump_verilog_sram_one_local_outport(fp, cur_sram_orgz_info,
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||||
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@ -287,7 +286,7 @@ void dump_verilog_pb_generic_primitive(t_sram_orgz_info* cur_sram_orgz_info,
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|||
&& (true == is_explicit_mapping)) {
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||||
assert( 1 == num_sram_port);
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||||
assert( NULL != sram_ports[0]);
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||||
fprintf(fp, ".%s(",
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||||
fprintf(fp, ".%s (",
|
||||
sram_ports[0]->inv_prefix);
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||||
}
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||||
dump_verilog_sram_one_local_outport(fp, cur_sram_orgz_info,
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||||
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@ -304,7 +303,7 @@ void dump_verilog_pb_generic_primitive(t_sram_orgz_info* cur_sram_orgz_info,
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|||
&& (true == is_explicit_mapping)) {
|
||||
assert( 1 == num_sram_port);
|
||||
assert( NULL != sram_ports[0]);
|
||||
fprintf(fp, ".%s(",
|
||||
fprintf(fp, ".%s (",
|
||||
sram_ports[0]->lib_name);
|
||||
}
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||||
dump_verilog_sram_one_outport(fp, cur_sram_orgz_info,
|
||||
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@ -324,7 +323,7 @@ void dump_verilog_pb_generic_primitive(t_sram_orgz_info* cur_sram_orgz_info,
|
|||
&& (true == is_explicit_mapping)) {
|
||||
assert( 1 == num_sram_port);
|
||||
assert( NULL != sram_ports[0]);
|
||||
fprintf(fp, ".%s(",
|
||||
fprintf(fp, ".%s (",
|
||||
sram_ports[0]->inv_prefix);
|
||||
}
|
||||
dump_verilog_sram_one_outport(fp, cur_sram_orgz_info,
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||||
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