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commit
32c43ffb90
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@ -4,12 +4,6 @@
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# for several simple operations in OpenFPGA project
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# for several simple operations in OpenFPGA project
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#author : Ganesh Gore <ganesh.gore@utah.edu>
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#author : Ganesh Gore <ganesh.gore@utah.edu>
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# Enviroment variables
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export PATH=$PATH:/usr/local/stow/gcc/amd64_linux26/gcc-8.4.0/bin
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export LD_LIBRARY_PATH=$LD_LIBRARY_PATH:/usr/local/stow/gcc/amd64_linux26/gcc-8.4.0/lib64
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export LD_LIBRARY_PATH=$LD_LIBRARY_PATH:/usr/local/stow/boost/boost_1_67_0/lib/
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export CC=$(which gcc)
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export CXX=$(which g++)
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export OPENFPGA_PATH="$(pwd)"
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export OPENFPGA_PATH="$(pwd)"
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export OPENFPGA_SCRIPT_PATH="$(pwd)/openfpga_flow/scripts"
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export OPENFPGA_SCRIPT_PATH="$(pwd)/openfpga_flow/scripts"
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@ -26,7 +20,7 @@ check_execution_path (){
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}
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}
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run-task-with-modelsim () {
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run-task-with-modelsim () {
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echo "Script as to be run as \"run-task-with-modelsim task_name --maxthreads nb_threads other_run-modelsim_options\""
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echo "Script as to be run as \"run-task-with-modelsim task_name --maxthreads nb_threads other_run-modelsim_options\""
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||||||
$PYTHON_EXEC $OPENFPGA_SCRIPT_PATH/run_fpga_task.py $1 $2 $3
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$PYTHON_EXEC $OPENFPGA_SCRIPT_PATH/run_fpga_task.py $1 $2 $3
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$PYTHON_EXEC $OPENFPGA_SCRIPT_PATH/run_modelsim.py "$@"
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$PYTHON_EXEC $OPENFPGA_SCRIPT_PATH/run_modelsim.py "$@"
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}
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}
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133
run_test.sh
133
run_test.sh
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@ -1,133 +0,0 @@
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# python3 openfpga_flow/scripts/run_fpga_flow.py \
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# ./openfpga_flow/arch/template/k6_N10_sram_chain_HC_template.xml \
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# ./openfpga_flow/benchmarks/MCNC_Verilog/s298/s298.v \
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# --top_module s298 \
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# --power \
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# --power_tech ./openfpga_flow/tech/PTM_22nm/22nm.xml \
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# --min_route_chan_width 1.3 \
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# --vpr_fpga_verilog \
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# --vpr_fpga_verilog_dir . \
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# --vpr_fpga_x2p_rename_illegal_port \
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# --end_flow_with_test \
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# --vpr_fpga_verilog_include_icarus_simulator \
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# --vpr_fpga_verilog_formal_verification_top_netlist \
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# --vpr_fpga_verilog_include_timing \
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# --vpr_fpga_verilog_include_signal_init \
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# --vpr_fpga_verilog_print_autocheck_top_testbench
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# Test popular multi-mode architecture
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python3 openfpga_flow/scripts/run_fpga_flow.py \
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./openfpga_flow/arch/template/k6_N10_sram_chain_HC_template.xml \
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./openfpga_flow/benchmarks/test_modes/test_modes.blif \
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--fpga_flow vpr_blif \
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--top_module test_modes \
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--activity_file ./openfpga_flow/benchmarks/test_modes/test_modes.act \
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--base_verilog ./openfpga_flow/benchmarks/test_modes/test_modes.v \
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--power \
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--power_tech ./openfpga_flow/tech/PTM_45nm/45nm.xml \
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--min_route_chan_width 1.3 \
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--vpr_fpga_verilog \
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--vpr_fpga_verilog_dir . \
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--vpr_fpga_x2p_rename_illegal_port \
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--vpr_fpga_verilog_include_icarus_simulator \
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--vpr_fpga_verilog_formal_verification_top_netlist \
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--vpr_fpga_verilog_include_timing \
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--vpr_fpga_verilog_include_signal_init \
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--vpr_fpga_verilog_print_autocheck_top_testbench \
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--debug \
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--vpr_fpga_bitstream_generator \
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--vpr_fpga_verilog_print_user_defined_template \
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--vpr_fpga_verilog_print_report_timing_tcl \
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--vpr_fpga_verilog_print_sdc_pnr \
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--vpr_fpga_verilog_print_sdc_analysis \
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--vpr_fpga_x2p_compact_routing_hierarchy \
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--end_flow_with_test \
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--vpr_fpga_verilog_print_modelsim_autodeck /uusoc/facility/cad_tools/Mentor/modelsim10.7b/modeltech/modelsim.ini
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# # Test Standard cell MUX2
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# python3 openfpga_flow/scripts/run_fpga_flow.py \
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# ./openfpga_flow/arch/template/k8_N10_sram_chain_FC_template.xml \
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# ./openfpga_flow/benchmarks/Test_Modes/test_modes.blif \
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# --fpga_flow vpr_blif \
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# --top_module test_modes \
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# --activity_file ./openfpga_flow/benchmarks/Test_Modes/test_modes.act \
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# --base_verilog ./openfpga_flow/benchmarks/Test_Modes/test_modes.v \
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# --power \
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# --power_tech ./openfpga_flow/tech/PTM_45nm/45nm.xml \
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# #--fix_route_chan_width 300 \
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# --min_route_chan_width 1.3 \
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# --vpr_fpga_verilog \
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# --vpr_fpga_verilog_dir . \
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# --vpr_fpga_x2p_rename_illegal_port \
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# --vpr_fpga_verilog_include_icarus_simulator \
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# --vpr_fpga_verilog_formal_verification_top_netlist \
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# --vpr_fpga_verilog_include_timing \
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# --vpr_fpga_verilog_include_signal_init \
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# --vpr_fpga_verilog_print_autocheck_top_testbench \
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# --debug \
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# --vpr_fpga_bitstream_generator \
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# --vpr_fpga_verilog_print_user_defined_template \
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# --vpr_fpga_verilog_print_report_timing_tcl \
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# --vpr_fpga_verilog_print_sdc_pnr \
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# --vpr_fpga_verilog_print_sdc_analysis \
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# --vpr_fpga_x2p_compact_routing_hierarchy \
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# --end_flow_with_test
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# # Test local encoder feature
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# python3 openfpga_flow/scripts/run_fpga_flow.py \
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# ./openfpga_flow/arch/template/k6_N10_sram_chain_HC_local_encoder_template.xml \
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# ./openfpga_flow/benchmarks/Test_Modes/test_modes.blif \
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# --fpga_flow vpr_blif \
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# --top_module test_modes \
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# --activity_file ./openfpga_flow/benchmarks/Test_Modes/test_modes.act \
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# --base_verilog ./openfpga_flow/benchmarks/Test_Modes/test_modes.v \
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# --power \
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# --power_tech ./openfpga_flow/tech/PTM_45nm/45nm.xml \
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# --fix_route_chan_width 300 \
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# --vpr_fpga_verilog \
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# --vpr_fpga_verilog_dir . \
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# --vpr_fpga_x2p_rename_illegal_port \
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# --vpr_fpga_verilog_include_icarus_simulator \
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# --vpr_fpga_verilog_formal_verification_top_netlist \
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# --vpr_fpga_verilog_include_timing \
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# --vpr_fpga_verilog_include_signal_init \
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# --vpr_fpga_verilog_print_autocheck_top_testbench \
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# --debug \
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# --vpr_fpga_bitstream_generator \
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# --vpr_fpga_verilog_print_user_defined_template \
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# --vpr_fpga_verilog_print_report_timing_tcl \
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# --vpr_fpga_verilog_print_sdc_pnr \
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# --vpr_fpga_verilog_print_sdc_analysis \
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# --vpr_fpga_x2p_compact_routing_hierarchy \
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# --end_flow_with_test
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# Test tileable routing feature
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#python3 openfpga_flow/scripts/run_fpga_flow.py \
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#./openfpga_flow/arch/template/k6_N10_sram_chain_HC_tileable_template.xml \
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#./openfpga_flow/benchmarks/Test_Modes/test_modes.blif \
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#--fpga_flow vpr_blif \
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#--top_module test_modes \
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#--activity_file ./openfpga_flow/benchmarks/Test_Modes/test_modes.act \
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#--base_verilog ./openfpga_flow/benchmarks/Test_Modes/test_modes.v \
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#--power \
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#--power_tech ./openfpga_flow/tech/PTM_45nm/45nm.xml \
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##--fix_route_chan_width 300 \
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#--min_route_chan_width 1.3 \
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#--vpr_fpga_verilog \
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#--vpr_fpga_verilog_dir . \
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#--vpr_fpga_x2p_rename_illegal_port \
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#--vpr_fpga_verilog_include_icarus_simulator \
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#--vpr_fpga_verilog_formal_verification_top_netlist \
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#--vpr_fpga_verilog_include_timing \
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#--vpr_fpga_verilog_include_signal_init \
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#--vpr_fpga_verilog_print_autocheck_top_testbench \
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||||||
#--debug \
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||||||
#--vpr_fpga_bitstream_generator \
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#--vpr_fpga_verilog_print_user_defined_template \
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||||||
#--vpr_fpga_verilog_print_report_timing_tcl \
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#--vpr_fpga_verilog_print_sdc_pnr \
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||||||
#--vpr_fpga_verilog_print_sdc_analysis \
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#--vpr_fpga_x2p_compact_routing_hierarchy \
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#--vpr_use_tileable_route_chan_width \
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#--end_flow_with_test
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