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.model top
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.inputs i_a i_b i_c clka clkb clkc clkd
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.outputs o_d o_e o_f o_g o_h o_i
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#Input logic
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.names i_a i_b w_d
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11 1
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#Input latches
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.latch i_a l_a re clka 0
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.latch i_b l_b re clkb 0
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.latch i_c l_c re clkc 0
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.latch w_d l_d re clkd 0
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#Internal logic
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.names l_a l_b l_c l_d w_and
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1111 1
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#Output latches
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.latch w_and l_e re clka 0
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.latch w_and l_f re clkb 0
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.latch w_and l_g re clkc 0
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.latch w_and l_h re clkd 0
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#Output logic
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.names w_d o_d
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1 1
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.names l_e o_e
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1 1
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.names l_f o_f
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1 1
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.names l_g o_g
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1 1
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.names l_h o_h
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1 1
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.names w_d l_e l_f l_g l_h o_i
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11111 1
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.end
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